CN102063918B - 编码方法、编码设备、解码方法和解码设备 - Google Patents

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Abstract

本发明公开了一种编码方法、编码设备、解码方法和解码设备，所述编码方法包括以以下方式编码信息序列的步骤：在执行所述信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在所述RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示“n”比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，并且其中p是自然数。

Description

编码方法、编码设备、解码方法和解码设备
技术领域
本发明涉及一种编码方法、编码设备、解码方法和解码设备。更具体地，本发明涉及一种编码方法、编码设备、解码方法和解码设备，通过它们，在RLL编码之后执行ECC编码时，RLL码序列上的码约束不被干扰，在插入时将使ECC奇偶序列的编码率降低的附加比特不被插入，并且，在解码侧容易执行软判决解码和硬判决解码两者。
背景技术
许多记录/再现设备和通信设备以码序列传送输入信息序列，以便降低数字传送的信息的错误率。
图1是展示记录和再现系统1的配置示例的框图。
如图1所示，记录和再现系统1由记录设备11和再现设备12组成。记录设备11由编码块21和记录块22构成。再现设备12由再现块31、A/D(模拟/数字)转换块32、码检测块33和解码块34构成。
在图1中，来自用户侧的信息序列(输入信息序列)被输入给编码块21。编码块21以m/n的比例将输入信息序列编码成码序列，其中“m”表示信息字(information word)长度，“n”表示码字长度，并且“m/n”表示编码率。对于编码经常结合使用诸如加密、纠错编码和RLL(游程长度(run length)受限)编码的多个编码方式。
码序列被输入给记录块22，记录块22使用光拾取器、磁头等将输入序列记录到记录介质(未示出)中。将记录到记录介质中的信号从那里移至再现设备12处。
来自记录设备11的被记录的信号由再现设备12的再现块31使用光拾取器、磁头等从记录介质转换为模拟再现信号。模拟均衡器(未示出)被用来在该模拟再现信号被A/D转换块32以预定时间间隔转换为数字接收信号前，将该模拟再现信号均衡为具有目标均衡特性的信号。A/D转换块32包括相位同步电路(未示出)。
码检测块33将数字接收信号转换为所检测的码序列或其后验概率信息序列。所检测的码序列或后验概率信息序列被输入给解码块34，由此，输入序列以n/m的比率被解码为构成所检测的信息序列的检测的信息字。
如果认为模拟均衡器的均衡不足，则可以在A/D转换块32和码检测块33之间插入数字均衡器。近年来，让码检测块33使用诸如Viterbi检测器这样的软判决检测器的实践变得普遍。此外，如果解码块34采用迭代解码方案，则码检测块33可被配置为使用能够软判决输入和软判决输出的后验概率检测器。
已研究了多种由图1中的编码块21使用的码。特别地，通过存储系统，RLL码和ECC(纠错码)经常被结合使用。
作为代表性的ECC，里德-所罗门(Reed-Solomon)码被长期实践。通过通信系统，能够高水平纠错的低密度奇偶校验码近年来也已被付诸实践。
在RLL码之中，在NRZI调制之前的码序列中其连续的0比特的最大数目(即最大游程长度)被限制为“k”、其连续的0比特的最小数目(最小游程长度)被限制为“d”的那些通常被称为(d，k)RLL码。附带地，NRZI(非归零逢“1”变化(non-return to zero on one))调制是一种调制系统，通过其，所记录的或传送的信号的极性在“1”处被反转、在“0”处保持不变。
其中所记录或传送的码序列中连续转换的数目受限制的码被称为MTR(最大跃迁游程)码。利用MTR码，在NRZI调制之前的码序列中连续“1”比特的最大数目落入2与更大但有限的数目之间。在NRZI调制之前其连续“1”比特的最大数目被限制为1的码通常不称之为MTR码，因为该码与已知多年的最小RLL码相同。在美国专利US5859601(1999年1月，J.Moon和B.Brickner)(以下称为专利文件1)以及IEEE Trans.Magn.32卷，3992页(1996年，J.Moon和B.Brickner)(以下称为非专利文件1)中示例性地公开了MTR码。
以上引用的专利文件1和非专利文件1讨论了如果最大游程为8或更大，则可以构造码的MTR＝2以提供7/8编码率的可能性。
虽然表达MTR在非专利文件1中第一次被使用，但此前已有其连续“1”比特在NRZI调制之前受限的码被公知的(例如，奈奎斯特约束码)。
MTR码的主要特性是：通过将连续“1”比特的最大数目限制为小数目，该码允许处理已经过部分响应均衡的接收信号的检测器格子(trellis)移除或减少其欧氏距离平方(squared Euclidean distance)明显较短的码序列，从而向正在使用的系统提供编码增益。
即使码中连续“1”比特的最大数目受限，如果该数目明显较大，则所涉及的编码增益非常小。因此，其连续“1”比特的最大数目被限制到2至4以提高编码增益的码通常被称为MTR码。其连续“1”比特的最大数目被限制到2至4的MTR码的性能示例性地在“Application of Distance EnhancingCodes”(E.Solijanin，IEEE Trans.Magn.，第37卷第2期，762-767页，2001年3月)(此后称为非专利文件2)中得以详细地公开。
如果接收信号的信噪比(SNR)保持不变，则MTR约束很强。即，连续“1”比特的最大数目越小，正在使用的码检测器的增益就越大。然而，增强MTR约束通常降低可获得的编码率并使SNR降低。因此，对给定码的MTR约束优选地应当有多强与正在使用的系统的信号传送特性相关。
由于MTR码是其“1”比特的最大游程长度受限的码，广义上可认为该码是一种RLL码。在实践中，MTR码使其“0”比特的最大游程长度也受到约束。
在如上所述结合使用RLL码和ECC的情况下，有两种方式形成该结合：在ECC之后(在添加了ECC奇偶比特后)执行RLL编码，或者在RLL编码后进行ECC编码。后一种安排近年来得以广泛研究，因为其能获得纠错而不反过来受由RLL解码引起的错误传播的影响。结果常常是比以前更大的编码增益。
图2是展示在RLL编码之后执行ECC编码的编码块21的构成示例的框图。
在图2中，输入信息序列被送入RLL编码部件51用于m1/n1的比例的RLL编码，然后被输出给ECC奇偶生成部件52和选择部件53。在此，m1和n1中的每个都是自然数并且m1小于n1。
ECC奇偶生成部件52生成和输出ECC奇偶比特。
选择部件53连续地选择从RLL编码部件51输出的RLL码序列和从ECC奇偶生成部件52输出的奇偶序列，并将选择的序列作为码序列输出。
在图2的编码结构中，对奇偶序列的游程长度没有约束。这通常导致码序列在最小游程长度约束、MTR约束和最大游程长度约束方面极大地遭受恶化的问题。
已知许多方法来减轻由奇偶插入导致的在MTR约束和RLL方面的恶化问题。
第一种方法涉及在图2的编码结构中在ECC编码之前利用RLL码序列对ECC奇偶序列进行交织(interleaving)。即，在ECC编码之前，奇偶序列被周期性地插入到RLL码序列中。在“Constrained Coding Techniques for SoftIterative Decoders”(J.L.Fan和J.M.Cioffi，Proc.IEEE(Globecom‘99)，723-727页)(此后称为非专利文件3)中示例性公开了该方法。
根据在非专利文件3中公开的方法，如果假设字符α代表奇偶插入之前的RLL码序列的最大游程长度，则在奇偶插入后该码序列的最大游程长度恶化为α+ε，其中ε表示自然数。如果ECC的编码率大于α/(α+ε)，则数ε可以是最小自然数1。
然而，该在非专利文件3中公开的方法存在一个问题：在RLL码序列受制于最小游程长度约束和MTR约束的情况下，该方法的使用可以使这些约束降低至少一个数量级。
通常，即使对RLL码序列的最大游程长度约束被降低一个数量级，也不会引起系统性能的明显恶化。然而，如果最小游程长度约束或MTR约束被降低一个数量级，则可大大恶化系统性能。
一个回避上述问题的方法是在周期性地将第二RLL码序列插入到第一RLL码序列中之前，对输入信息序列执行第一RLL编码并对ECC奇偶序列执行第二RLL编码。在“Application of Low-density Parity-check Codes toMagnetic Recording Channels”(H.Song、R.M.Todd和J.R.Cruz，IEEE Trans.on Sel.Areas in Comm.，第19卷，第5期，918-923页，2001年5月)(此后称为非专利文件4)中公开了该方法。
图3是展示对ECC奇偶序列执行第二RLL编码的编码块21的另一个组成示例的框图。
在图3中，那些也能在图2中找到的组件由同样的附图标记标注。图3中的结构与图2中的结构的不同点在于在ECC奇偶生成部件52的下游布置了对ECC奇偶序列执行第二RLL编码的RLL编码部件54。
在图3中，输入信息序列被送入RLL编码部件51用于m1/n1的比例的第一RLL编码。因此编码的信息序列被输入给ECC奇偶生成部件52和选择部件53。
ECC奇偶生成部件52生成并输出奇偶比特。从ECC奇偶生成部件52输出的奇偶序列被转发给RLL编码部件54用于m2/n2的比例的第二RLL编码，其中m2和n2中的每个都是自然数，并且m2小于n2。
选择部件53周期性地选择从RLL编码部件51输出的序列和从RLL编码部件54输出的序列。所选择的序列被作为码序列输出。
根据在非专利文件4中描述的方法，采用了一种简单的比特插入技术来实施第二RLL编码。这种安排意在方便可能在解码侧用于ECC解码的软判决解码。如果采用复杂的技术执行第二RLL编码，则在ECC解码时将必须进行复杂的软判决解码，这将需要安装复杂的解码电路。
图3的编码结构具有防止在ECC编码前对RLL码序列的码约束在ECC编码后被降低的优点。在另一方面，在RLL编码部件54的m2/n2的编码率的影响下，总的编码率将变得比m1/n1差。
通过对输入信息序列执行第一RLL编码并在以1的编码率执行第二RLL编码前将ECC奇偶序列插入RLL码序列的技术避免了上述问题。在美国专利6335841B1“Coding Apparatus and Coding Method”(A.Hirano、S.Mita和Y.Watanabe，2002年1月)(此后称为专利文件2)中示例性地公开了该技术。
图4是展示在上述专利文件2中公开的、在将ECC奇偶序列插入第一RLL码序列中之后以1的编码率执行第二RLL编码的编码块21的另一个构成示例的框图。
在图4中，那些在图2中也能够找到的组件由同样的附图标记指出。图4中的结构与图2中的结构的不同点在于安装RLL编码部件55来对从选择部件53输出的序列以1的编码率执行第二RLL编码。
在图4中，输入信息序列被送入RLL编码部件51用于m/n的编码率的第一RLL编码。RLL码序列被输出给ECC奇偶生成部件52和选择部件53。
ECC奇偶生成部件52生成并输出ECC奇偶比特。
选择部件53周期性地选择从RLL编码部件51输出的RLL码序列和从ECC奇偶生成部件52输出的奇偶序列，并输出所选择的序列。
从选择部件53输出的序列被转发给RLL编码部件55用于以1为编码率的第二RLL编码。RLL编码部件55将编码结果作为码序列输出。
在以上引用的专利文件2中描述的结构中，并非所有RLL编码都由图4中的RLL编码部件51执行，RLL编码部件55被用于完成期望的全部RLL编码。作为由RLL编码部件55进行的码转换示例，如果给定[0001，1，1100]的序列来表示前面的第一RLL码字的最后4比特、奇偶检验1比特和当前第一RLL码字的开始4比特，则该序列被转换为[0001，0，1110]。
发明内容
在执行RLL编码之后进行ECC编码的普通方法具有的问题总结如下：
如图2所示，如果对输入信息序列执行RLL编码并且如果在ECC编码前周期性地将ECC奇偶序列插入该输入信息序列，则对RLL编码的码约束将被恶化至少一个数量级。
如图3所示，如果对输入信息序列执行第一RLL编码，并且如果在ECC奇偶序列被周期性地插入到ECC编码前的码序列中之前，对奇偶序列执行第二RLL编码，则对第一RLL编码的码约束得以保护，但第二RLL编码导致编码率的恶化。
如图4所示，如果对输入信息序列进行第一RLL编码，并且如果在所编码的序列经历以1为编码率的第二RLL编码之前将ECC奇偶序列周期性地插入到RLL码序列中，则通过硬判决来解码该ECC奇偶序列没有问题，但软判决很难。
例如，如果通过在专利文件2中公开的技术进行编码且在解码时进行软判决，则由第二RLL编码编码的序列的解码需要通过参考最大13个连续比特的接收信号序列来计算八个连续信息比特中的每一个的置信度(confidence)。设计能够以如此高等级的精度软判决解码的电路并不容易。
即，如同在对输入信息执行RLL编码后执行ECC编码的技术一样，还未提出一种同时满足三个条件的编码方法：(1)对RLL码序列的码约束不被干扰；(2)引起编码率降低的附加比特不被插入；以及(3)软判决解码和硬判决解码都可以容易地得以进行。
考虑上述情况，作出了本发明。本发明提供一种编码方法、编码设备、解码方法和解码设备，由此上述三个条件得以满足，即：对RLL码序列的码约束不被干扰；引起编码率降低的附加比特不被插入到ECC奇偶序列中；以及在解码侧能容易地执行软判决解码和硬判决解码两者。
在执行本发明时，根据它的一个实施例，提供了一种编码方法，包括以以下方式编码信息序列的步骤：在执行该信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在该RLL码字的p-1比特和p比特之间插入β比特的纠错码奇偶序列，其中α是大于1的、且表示n比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，p是自然数。
优选地，p可表示多个自然数。
优选地，如果RLL码的编码率由m/n表示，其中m是自然数，则纠错码的编码率可被定义为m/(n+β)。
优选地，β可为1。
优选地，m可为16且n可为17。
优选地，连续“1”比特的最大数目α可为4，连续“0”比特的最大数目α可为6，并且p可为5。
根据本发明的另一个实施例，提供了一种编码设备，包括了用于以以下方式编码信息序列的编码装置：在执行信息序列的RLL编码之后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在该RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特RLL码字中连续“0”比特或“1“比特的最大数目的数，p是自然数。
根据本发明的另一个实施例，提供了一种解码方法，包括步骤：检测由以下方式编码信息序列获得的码序列：在执行信息序列的RLL编码之后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在该RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特RLL码字中连续“0”比特或“1”比特的最大数目的数，p是自然数；从所检测的码序列中删除纠错码奇偶序列；以及对已从其删除纠错码奇偶序列的码序列进行RLL解码。
根据本发明的再一实施例，提供了一种解码设备，包括：检测装置，用于检测由以以下方式编码信息序列而获得的码序列：在执行信息序列的RLL编码之后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在该RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特RLL码字中连续“0”比特或“1”比特的最大数目的数，p是自然数；删除装置，用于从由检测装置检测的码序列中删除纠错码奇偶序列；以及解码装置，用于对已由删除装置从其删除了纠错码奇偶序列的码序列进行RLL解码。
根据以上略述的本发明的实施例，信息序列以以下方式得以编码：当在执行该信息序列的RLL编码之后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在该RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特RLL码字中连续“0”比特或“1”比特的最大数目的数，p是自然数。
同样，根据以上略述的本发明的另一个实施例，首先检测通过以以下方式编码信息序列而获得的码序列：在执行信息序列的RLL编码之后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在该RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特RLL码字中连续“0”比特或“1”比特的最大数目的数，p是自然数。然后从所检测的码序列中删除纠错码奇偶序列。此后，对已从其删除了纠错码奇偶序列的码序列进行RLL解码。
当本发明被如上概略地实施时，对RLL码序列的码约束不被干扰；引起编码率降低的附加比特不被插入到ECC奇偶序列中；并且在解码侧上可以容易地执行软判决解码和硬判决解码两者。
附图说明
在阅读以下描述和附图时，本发明的进一步特性和优点将变得清楚，其中：
图1是展示记录和再现系统的配置示例的框图；
图2是展示普通编码块的构成示例的框图；
图3是展示普通编码块的另一个构成示例的框图；
图4是展示普通编码块的再一个构成示例的框图；
图5是展示作为实施本发明的记录和再现系统的一部分的记录设备中的编码块的构成示例的框图；
图6是受制于MTR＝4并且最大游程长度为6的约束的码序列的有限状态转变图；
图7是列出香农容量的列表视图；
图8是码转换表的示例；
图9是违反时可应用的码转换表的示例；
图10是展示在其上插入1个奇偶比特的位置以及对连续“1”比特的典型附加约束的示意图；
图11是展示在其上插入1个奇偶比特的位置以及对连续“0”比特的典型附加约束的示意图；
图12是展示在作为一方面的奇偶比特位置与作为另一方面的候选码字的数目之间的关系的列表视图；
图13是解释由具有在图5中所示的编码块的记录设备执行的记录处理的流程图；
图14是展示作为实施本发明的记录和再现系统的一部分的再现设备的构成示例的框图；
图15是18个状态的格子图；
图16是解释由在图14中所示的再现设备执行的再现处理的流程图；
图17是展示传送和接收系统的配置示例的框图；以及
图18是展示个人计算机的构成示例的框图。
具体实施方式
[编码块的构成示例]
图5是展示实施本发明的编码块21的构成示例的框图。
输入信息序列被送入RLL编码部件51用于m1/n1的比例的RLL编码。RLL码序列被输入给ECC奇偶生成部件52和选择部件53。
ECC奇偶生成部件52生成并输出ECC奇偶比特。
选择部件53连续地选择从RLL编码部件51输出的RLL码序列和从ECC奇偶生成部件52输出的奇偶序列，并将所选择的序列作为码序列输出。
图5中的结构与在图2中所示的编码块21的结构基本相同。不同之处在于RLL编码部件51执行RLL编码的方式、ECC奇偶生成部件52生成ECC奇偶比特的方式以及选择部件53选择在其上插入奇偶比特的位置的方式。
例如，根据在专利文件2中公开的技术，将用于RLL码序列的ECC奇偶比特插入到该序列的两个RLL码字之间的连接点中。在图5的结构中，ECC校验位被插入RLL码字中段，同时，奇偶比特位置附近的游程长度约束相比于其他位置上的游程长度约束被加强。该安排使奇偶比特能够被插入，而不恶化在奇偶比特插入之前有效的游程长度约束。
示例性地，通过本实施例，图5中的RLL编码部件51采用16/17RLL码，并且ECC奇偶生成部件52使用(2448，2312)ECC作为低密度奇偶校验码。用于该实施例的RLL码是由本申请人在日本专利国内公表公报特表2008-219477中公开的RLL码的变型，该码被使用进一步的约束来增强。
接下来是用于该实施例的16/17RLL码的解释。
图6是受限于MTR＝4和最大游程长度为6的约束的码序列的有限状态转变图，状态数为10。
在图6的有限状态转变图中，香农容量(其中MTR＝4并且最大游程长度为6)为0.9684。这大于16/17(0.9411...)的编码率。因此，可以构建满足MTR＝4并且最大游程长度为6的约束的16/17码。
香农容量是受限于约束的给定码能够达到的、理论上的最大编码率。即，理论上可以设计具有小于香农容量的编码率的码。图7是列出在假设MTR＝3或MTR＝4的情况下通过改变最大游程约束而获得的香农容量的列表视图。如图7所示，当MTR＝4时，受限于为6的最大游程约束的码序列的香农容量为0.9684。
虽然满足图6中的约束的16/17码可由固定长度的转换码组成，但是本实施例被安排来利用长度可变的码来编码。这样做的理由是长度可变的编码带来(entail)更多的能够成为候选码字的17比特的序列，并因此使增强除MTR和最大游程长度约束之外的码约束更容易。这帮助设计具有更好性能的码。虽然除了MTR和最大游程长度约束之外的码约束是可选的，但通常考虑的约束可以是在每隔一个比特观察NRZI调制的码序列时有效的最大游程长度。
考虑如下的比特序列，其中在码字的开始和结尾处的连续“1”比特的最大数目被限制为2，在该码字的开始和结尾处的连续“0”比特的最大数目被限制为6，该码字中段的连续“1”比特的最大数目被限制为4，并且该码字中段的连续“0”的最大数目被限制为6。
如图6的有限状态转变图所示，在状态1至4和6至9中输出“0”和“1”两者；在状态5中仅输出“0”；并且在状态10中仅输出“1”。在这些条件下，所允许的连续“0”比特的最大数目为6(在图6的图中，连续“0”比特的最大数目不超过6)，当被置于码字的开始处时，状态3具有被限制为2或更小的、连续“1”比特的最大数目。当被置于该码字的末尾时，状态1、2、3、6、7、8、9和10中的每一个(即除了状态4和5之外)都具有被限制为2或更小的、连续“1”比特的最大数目。
现在考虑下述比特序列：其在图6的有限状态转换图中的状态3中开始并在状态1、2、3、6、7、8、9和10之一中结束。一共存在78,943个满足上述约束的17比特的序列。从这些序列中，选取65,536(＝216)个临时码字。
即，根据图6的有限状态转变图分配临时码字来生成码转换表，该表的一部分在图8中示出。
图8展示了覆盖当根据图6的有限状态转变图将临时码分配给65,536(＝216)个信息字时生成的最初的八个字的码转换表。
在图8的码转换表中，左栏表示16比特的信息字，右栏表示对应于左侧的16比特的信息字的17比特的临时码字。图8的码转换表被用来将临时码字分配给信息字。例如，如图8的第1行所示，16比特的信息字“0000000000000000”被转换为17比特的临时字“00000100000010001”。
在图8的码转换表中，在码字开始和结尾处的连续“1”比特的最大数目被限制为2，并且在该码字开始和结尾处的连续“0”比特的最大数目被限制为4至10。图8的码转换表仅展示了存在的共65,536个码转换规则中的八种码转换规则。临时码字到信息字的分配是可选的。
如上所述，图5中的RLL编码部件51根据图8的码转换表，将16比特的信息字连续地转换为17比特的临时码字。
应当注意，在按照图8的码转换表的转换之后，在码字之间的连接点处的最大游程长度变为12。当在转换到临时码字后，如此违反对码字之间的连接点处的最大游程长度为6的约束时，RLL编码部件51进一步根据违反时可应用的码转换表进行码转换。
图9展示了违反时可应用的典型码转换表。
在图9中，逗号(，)指示两个连续码字之间的边界。如果在临时码字之间的连接点处的连续“0”比特的数目不超过预定最大游程长度的约束，则不需要应用图9中违反时可应用的码转换表。随后的描述假定使用图8的码转换表获得的第一个临时码字称为临时码字1，使用图8的表获取的第二个临时码字被称为临时码字2。
在图9中的违反时可应用的码转换表中，规则1指示如果临时码字1的最后4个比特为“0000”并且临时码字2的第一个比特为“0”，则临时码字1的最后4个比特被转换为“0111”，并且临时码字2的第1个比特被转换为“0”。
类似地，规则2指示如果临时码字1的最后1个比特为“0”并且临时码字2的最初4个比特为“0000”，则临时码字1的最后1个比特被转换为“0”，并且临时码字2的最初4个比特被转换为“1110”。
如果临时码字1的最后4个比特为“0000”并且如果临时码字2的最初4个比特为“0000”，则规则1和规则2的违反规则同时被满足。在这种情况下，规则No.1和规则No.2的任一个可优先于另一个。
当如根据图9中的违反时可应用的码转换表所需要地执行码转换时，可以将在临时码字之间连接点处的连续“0”比特的最大数目限制为6。RLL编码部件51根据违反时可应用的码转换表转换部分临时码字，并将通过该转换获得的码字输出。从RLL编码部件51输出的RLL码(即16/17RLL码)构成其中“0”比特的最大游程长度为6并且“1”比特的最大游程长度为4的码序列。
图10是展示在其中插入1个由ECC奇偶生成部件52生成的ECC奇偶比特的位置以及对连续“1”比特的附加约束的示意图。
如图10所示，在相对于从RLL编码部件51输出的16/17码的开始的比特4和比特5之间插入由ECC奇偶生成部件52生成的ECC奇偶“1”比特或“0”比特。
即使在要被插入的一个ECC奇偶比特是“1”的情况下，也在比特1和比特8之间(即在奇偶比特位置附近)额外地施加将连续“1”比特的最大数目限制为3的约束限制，以便可以分别满足上述条件。
即，当包括奇偶比特的“1”比特各自被逗号(，)划分时，{‘1’(比特2)，‘1’(比特3)，‘1’(比特4)，奇偶比特，‘1’(比特5)}的样式被禁止，如图10中5个样式中从上往下的第二个样式所示。这是因为MTR＝4的约束没有满足。
出于同样的原因，也被禁止的是样式{‘1’(比特3)，‘1’(比特4)，奇偶比特，‘1’(比特5)，‘1’(比特6)}、样式{‘1’(比特4)，奇偶比特，‘1’(比特5)，‘1’(比特6)，‘1’(比特7)}以及样式{奇偶比特，‘1’(比特5)，‘1’(比特6)，‘1’(比特7)，‘1’(比特8)}。
应当注意，由于在码字的开始和结尾处连续“1”比特的最大数目被限制为2的上述初始约束，顶端所示的样式即{‘1’(比特1)，‘1’(比特2)，‘1’(比特3)，‘1’(比特4)，奇偶比特}也被禁止。
图11是展示在其中插入1个由ECC奇偶生成部件52生成的ECC奇偶比特的位置以及对连续“0”比特的典型附加约束的示意图。
如图11所示，在相对于从RLL编码部件51输出的16/17RLL码的开始的比特4和比特5之间插入由ECC奇偶生成部件52生成的“1”或“0”ECC奇偶比特。
即使在要插入的一个ECC奇偶比特是“0”的情况下，也对奇偶比特位置的附近额外地施加将连续“0”比特的最大数目限制为5的约束，以便分别满足上述条件。在该情况下，奇偶比特位置的附近在从比特-1(即，紧挨在前面码字的最后比特(比特0)之前的比特)到比特10的范围内。
即，样式{‘0’(比特1)，‘0’(比特2)，‘0’(比特3)，‘0’(比特4)，奇偶比特，‘0’(比特5)，‘0’(比特6)}的样式被禁止，如图11中7个样式中从上至下的第三个样式所示。这是因为“0”比特的最大游程长度被限制为6的约束将不被满足。
出于相同的原因而被禁止的有样式{‘0’(比特2)，‘0’(比特3)，‘0’(比特4)，奇偶比特，‘0’(比特5)，‘0’(比特6)，‘0’(比特7)}、样式{‘0’(比特3)，‘0’(比特4)，奇偶比特，‘0’(比特5)，‘0’(比特6)，‘0’(比特7)，‘0’(比特8)}、样式{‘0’(比特4)，奇偶比特，‘0’(比特5)，‘0’(比特6)，‘0’(比特7)，‘0’(比特8)，‘0’(比特9)}和样式{奇偶比特，‘0’(比特5)，‘0’(比特6)，‘0’(比特7)，‘0’(比特8)，‘0’(比特9)，‘0’(比特10)}。
应当注意，由于码字的开始和结尾处连续“0”比特的最大数目被限制为6的上述初始约束，在顶端所示的样式即{‘0’(比特-1)，‘0’(比特0)，‘0’(比特1)，‘0’(比特2)，‘0’(比特3)，‘0’(比特4)，奇偶比特}和从上向下的第二个样式即{‘0’(比特0)，‘0’(比特1)，‘0’(比特2)，‘0’(比特3)，‘0’(比特4)，奇偶比特，‘0’(比特5)}也被禁止。
如图10和11所示，对其中插入奇偶比特的RLL码额外地施加连续“1”比特和“0”比特的最大数目的约束。这使得可以防止奇偶比特插入后的整个码序列的连续“1”比特或“0”比特的最大数目变得大于奇偶比特插入前的连续“1”比特或“0”比特的最大数目。
在每个码字中可以有多个其中插入奇偶比特的奇偶比特位置。可以在所涉及的每个奇偶比特位置中插入多个奇偶比特。
如所描述的，图5中的编码块21以以下方式编码信息序列：在执行信息序列的RLL编码之后进行ECC编码时，在RLL码字中该RLL码字的比特p-α到比特p+α-1的范围内，连续“1”比特或“0”比特的最大数目为α-β或更小，并且在该RLL码字的比特p-1和比特p之间插入β比特的奇偶序列，其中α是大于1的、表示在N比特RLL码字中连续“0”比特或“1”比特的最大数目的数，并且p是自然数。
在图10和11的示例中，数p为5，数β为1。数α关于对“1”比特的约束的为4，关于对“0”比特的约束为6。
如上参考图10和11所解释的，关于RLL码序列的禁止样式的一部分由初始约束禁止。因此，满足预定游程长度约束的RLL码字的数目依赖在每个RLL码字中插入ECC奇偶比特的位置而变化。
图12是展示将“1”奇偶比特插入17比特的码字中的奇偶比特位置作为一方面与候选17比特码字的数目作为另一方面之间的关系的列表视图。这些候选17比特码字被设计为在插入奇偶比特后满足“0”比特的最大游程长度被限制为6的约束以及“1”比特的最大游程长度被限制为4的约束。
根据图12，将理解：对于该实施例，当在16/17RLL码的比特5之前或比特13之后插入奇偶比特时，可生成最大数目为70,477的候选码字。由于需要至少65,536(＝216)个候选码字来设计要输入给RLL编码部件51的16比特转换码，所以还将理解：无论将奇偶校验码插入16/17RLL码的什么地方，本实施例中的约束条件都将无法满足。
上述现象的原因是：该实施例使用的RLL码最初受制于对码字开始处和结尾处的连续“1”比特和“0”比特的最大数目的约束。
通常，RLL码在给定码字和后继码字之间的连接点处必须遵守预定的码约束。而且，与在码字的中心附近相比，RLL码经常在每个码字的开始和结尾处受到增强的码约束。结果，该实施例中满足RLL约束的候选码字的数目受到RLL码序列上的初始码约束的不一致的存在(biased presence)的影响。
出于这些原因，在上述MTR＝4的码示例中，当在比特5之前或比特13之后插入ECC奇偶比特时，可生成最大数目的候选码字。
候选码字的数目越大，可对所述该码额外施加的约束越多。此方面在提高所讨论的码的性能上是有利的。
根据该实施例的编码方法，如果假设m/n表示RLL码的编码率，则纠错码的编码率应优选为m/(n+β)。在m/n表示RLL码的编码率，并且m/(n+β)表示纠错码的编码率时，可以周期性地将β个ECC奇偶比特插入n比特的RLL码字中。此安排易于以电路的方式实现。
如上所述，对于该实施例确定m＝16、n＝17以及β＝1。当β＝1时，对于给定的m/n可以最大化最终编码率。这在编码率提高方面最有效。
现在考虑如下示例：共x比特的ECC奇偶比特被加入n比特的码序列，码序列的连续“1”比特或“0”比特的最大数目被限制为α。
在上述情况下，如果非专利文件3的技术被用作比较示例1，则奇偶插入后的码序列上的游程长度约束总是被恶化至α+1或更大。
相比之下，本实施例的编码方法在奇偶插入后不会恶化该码序列上的游程长度约束；该游程长度限制保持为α。
如果非专利文件4的技术被用作比较示例2，则为了遵守对奇偶插入后的码序列的游程长度约束，必须在奇偶序列的两端以及在以α个奇偶比特为间隔的位置处插入一个附加的比特。即，需要至少1+Ceil(x/α)个附加比特。这意味着ECC的真实编码率从n/(n+x)恶化为n/{n+x+1+Ceil(x/α)}。
例如，如果148比特的ECC奇偶比特序列要被插入其连续“1”比特的最大数目被限制为4的2,516比特的码序列中，则需要38个(＝1+148/4)附加比特。在这种情况下，真实的编码率从2516/(2516+148)＝17/18＝0.94444恶化为2516/(2516+148+38)＝0.93116。恶化的编码率可引起信号传送速度的下降，在记录或再现时引起存储系统信噪比的降低，或者引起其他类型的系统性能的恶化。
根据本实施例的编码方法，相比之下，为了遵守对码序列的游程长度约束，除奇偶比特之外不需要附加的比特。
当专利文件2的技术被用作比较示例3时，ECC奇偶比特被安排来来经历转换。因此，在软判决解码时，必须通过参考所接收的由多个连续比特构成的信号序列来计算多个连续信息比特中的每一个的置信度。这使得难以设计能够精确执行软判决解码的电路。
根据本实施例的编码方法，相比之下，ECC奇偶比特被简单地插入码序列中(即ECC奇偶比特不经历转换)。因此，当解码侧进行软判决解码时，已经经过A/D转换的输入信号在整个奇偶比特部分上可不被修改地用于置信度计算。这使得易于设计能够精确实施软判决解码的电路。
[记录处理]
下面参考图13解释由具有图5的编码块21的记录设备11执行的记录处理。
在步骤S11中，编码块21中的RLL编码部件51根据图8的码转换表将16比特的信息字转换为17比特的临时码字。在此使用的码转换表涉及在插入奇偶比特的位置附近的比特上施加额外的约束。这样，该表禁止到具有之前通过参考图10和11讨论的禁止样式的临时码字的转换。
在步骤S12中，如果发现在临时码字之间连接点上的约束被违反，则RLL编码部件51根据图9中违反时可应用的码转换表执行转换。由执行RLL编码的RLL编码部件51生成的RLL码序列被发送给ECC奇偶生成部件52和选择部件53两者。
在步骤S13中，ECC奇偶生成部件52生成并输出ECC奇偶比特。
在步骤S14中，选择部件53在由从RLL编码部件51提供的单一码字构成的RLL码序列的比特4和比特5之间插入从ECC奇偶生成部件52送入的1个ECC奇偶比特。选择部件53输出其中插入了ECC奇偶比特的码序列。
在步骤S15中，记录块22将从选择部件53输出的码序列记录到记录介质。这终止了记录处理。
[解码侧的构成]
图14是展示再现由在图5中所示的编码块21编码的码序列的再现设备12的构成示例的框图。
在图14中所示的结构中，那些包括在图1的结构中的组件由同样的附图标记标记。如图14所示，再现设备12中的解码块34由ECC解码部件61、奇偶移除部件62和RLL解码部件63构成。
如上所述，来自记录设备11的记录信号由再现设备12的再现块31转换为模拟再现信号。该模拟再现信号由模拟均衡器(未示出)均衡为具有预定目标均衡特性的信号。由此均衡后的模拟再现信号以预定的时间间隔由A/D转换块32转换为数字接收信号。由通过A/D转换块32的A/D转换获得的数字接收信号表示的接收序列信号被输入给码检测块33。
通过本实施例的编码方法获得的码序列可通过硬判决或软判决得以解码。在该情况下，假设执行软判决解码。
输入到码检测块33的接收信号序列在输出前被转换为由软判决数据构成的所检测的ECC码序列。虽然码检测块33也可被安排来输出硬判决数据，但在此输出的是表示接收信号后验概率信息的软判决数据。
从码检测块33输出的所检测的ECC码序列被输入给用于错误检测和纠正的解码块34的ECC解码部件61。随之，ECC解码部件61输出由硬判决数据构成的所检测的ECC码序列。虽然ECC解码部件61也可被安排来输出软判决数据，但是在此输出的是硬判决数据。
从ECC解码部件61输出的所检测的ECC码序列被输入给奇偶移除部件62，由此移除ECC奇偶比特。然后，奇偶移除部件62输出由硬判决数据构成的所检测的RLL码序列。如上参考图10和11所解释的，ECC奇偶比特被简单地插入通过本实施的编码方法获得的RLL码序列中。接着，可通过使奇偶移除部件62从输入码序列中移除ECC奇偶比特来简单地实现解码时的奇偶比特插入(即ECC奇偶比特)的逆转(reversal)。
所检测的RLL码序列(即从奇偶移除部件62输出的硬判决数据)被输入给RLL解码部件63用于n1/m1的比率的RLL解码。通过RLL解码获得的、由硬判决数据形成的所检测的信息序列被输出给后继电路。
如在通过图2的普通编码方法获得的码序列的解码情况一样，可使用类似的简化结构的软判决解码器来解码通过本实施例的编码方法获取的码序列。然而，在使用本实施例的编码方法的情况下，与在图2所示的普通方法的情况不同，码序列上的游程长度约束将不会被恶化。
图15是由在图14中所示的码检测块33使用的18个状态的格子图。
在图15中，每个空心方块(□)表示正(positive)状态，每个实心方块(■)代表负(negative)状态。连接两个状态的实线表示NRZI调制之前序列中的“1”比特，连接两个状态的虚线表示在NRZI调制之前所述序列中的“0”比特。图15的格子图反映了4比特码元间(intersymbol)干扰以及如图6所示的连续“1”比特的最大数目被限制为4的约束。
通常，考虑进行软判决检测的4比特码元间干扰的格子图具有16(＝24)个状态。额外地遭受将连续“1”比特的最大数目限制为4的约束的16个状态组成了图15中具有18个状态的格子图。当根据图15的18个状态的格子图进行软判决检测时，磁记录系统可典型地获得大概0.3dB的编码增益。
在使用本实施例的编码方法的情况下，在EEC奇偶比特插入后不可能恶化码序列的最大游程长度。因此，如果对于图5中的RLL编码部件51，连续“1”比特的最大数目为4，则在码检测时可使用图15的格子图。
同时，如果采用图2的普通方法，则将图15的格子图用于码检测需要将图2的RLL编码部件51的连续“1”比特的最大数目限制为3。在这种情况下，以由本实施例提供的相同编码率，不可能将连续“0”比特的最大数目限制为与本实施例编码方法相同的数量6。
[再现处理]
现在将参考图16描述由图14中所示的再现设备12执行的再现处理。
在步骤S21中，再现块31再现记录在记录介质上的模拟再现信号，均衡该再现信号并输出已均衡的信号。
在步骤S22中，A/D转换块32对模拟再现信号进行A/D转换。从该转换产生的接收信号序列由A/D转换块32输出。
在步骤S23中，码检测块33使用诸如在图15中所示的18个状态的格子图来检测码序列。在该检测之后，码检测块33输出由软判决数据构成的所检测的ECC码序列。
在步骤S24中，解码块34中的ECC解码部件61对从码检测块33送入的所检测的ECC码序列执行错误检测和纠正。在错误检测和纠正后，ECC解码部件61输出由硬判决数据构成的所检测的ECC码序列。
在步骤S25中，奇偶移除部件62移除在从ECC解码部件61提供的所检测的ECC码序列中插入的ECC奇偶比特。奇偶移除部件62输出没有ECC奇偶比特的所检测的ECC码序列。
在步骤S26中，RLL解码部件63以n1/m1的比率执行已从其移除了ECC奇偶比特的所检测的ECC码序列的RLL解码。在该步骤中，反向基于图9中的违反时可应用的码转换表的转换。还被反向的是基于图8中的码转换表的转换。RLL解码部件63输出通过RLL解码获得的所检测的信息序列，并且终止该再现处理。
[变型]
上面讨论的编码方法和解码方法也可应用于传送和接收数据的传送和接收系统。
图17是展示实施本发明的传送和接收系统101的配置示例的框图。
在图17的配置中，那些在展示记录和再现系统1的图1的配置中找到的相同或等同组件由相同的附图标记表示，并且以下将省略它们的冗余描述。
如17所示，传送和接收系统101由传送设备111和接收设备112构成。传送设备111包括代替图1中的记录块22的传送块122。接收设备112包括代替图1中的再现块31的接收块131。
传送设备111中的传送块122示例性地通过传送天线将表示来自编码块21的码序列的信号传送到空中。在该结构中，传送和接收系统101起无线通信系统的作用。
在接收设备112中的接收块131将借助于接收天线从空中接收的信号转换为模拟信号。从该转换获取的模拟信号被送入A/D转换块32。
传送设备111和接收设备112可被集成地结合以形成传送和接收设备。作为另一选择，图1中的记录设备11和接收设备12可被集成地结合以构成记录和再现设备。
本发明实施例的上述编码方法和解码方法可被示例性地应用于诸如磁盘记录和再现设备与磁带记录和再现设备的磁记录和再现设备。所述方法还可以被应用于诸如磁光盘记录和再现设备、相位变化光盘记录和再现设备与只读光盘再现设备这样的光盘设备。此外，编码和解码方法可被应用于不同种类的通信设备，包括TV发射机、移动电话和LAN(局域网)。
上述的步骤和处理的序列可由硬件或软件执行。在要执行基于软件的处理的情况下，构成该软件的程序可预先包含在用于程序执行的计算机的专用硬件中，或者可在使用时从适当的程序存储介质安装至通用个人计算机或能够基于安装的程序执行不同功能的类似设备中。
图18是展示使用适当程序执行上述系列的步骤和处理的计算机的构成示例的框图。
在图18的结构中，CPU(中央处理单元)311、ROM(只读存储器)312和RAM(随机存取存储器)313由总线314互连。
输入/输出接口315也与总线314相连接。输入/输出接口315与典型地由键盘和鼠标构成的输入单元316和示例性地由显示器和扬声器形成的输出单元317连接。输入/输出接口315还与典型地由硬盘和/或非易失性存储器构成的存储单元318、示例性地由网络接口构成的通信单元319和驱动可移除介质321的驱动器320相连接。
在如以上概括地构建的计算机中，CPU 311示例性地通过输入/输出接口315和总线314从存储单元318将相关程序加载到RAM 313中。当被加载到RAM 313中时，所述程序被CPU 311执行来进行上述系列的步骤和处理。
由CPU 311执行的计算机程序可示例性地在可移除介质321上获取以及通过诸如局域网、因特网和数字卫星广播的有线或无线通信媒体提供给用户。由此提供的程序被安装到计算机的存储单元318中。
而且，可以以本说明书中所述的顺序(即基于时间序列)、并行地或以其他适当的定时方式(例如当调用它们时)处理由计算机执行的程序。
本申请包括与2009年11月13日在日本专利局提交的日本优先权专利申请JP2009-259908中公开的主题相关的主题，通过引用将其全部内容合并于此。
本领域技术人员应当理解根据设计需求和其他因素可发生在所附的权利要求或其等同物的范围内的各种修改、组合、子组合和变化。

Claims (11)

1.一种编码方法，包括步骤：
以以下方式编码信息序列：在执行所述信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在所述RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，并且其中p是自然数。
2.如权利要求1所述的编码方法，其中p表示多个自然数。
3.如权利要求1所述的编码方法，其中如果所述RLL码的编码率由m/n表示，其中m是自然数，则纠错码的编码率被定义为m/(n+β)。
4.如权利要求3所述的编码方法，其中β为1。
5.如权利要求4所述的编码方法，其中m为16且n为17。
6.如权利要求5所述的编码方法，其中连续“1”比特的最大数目α为4，连续“0”比特的最大数目α为6，且其中p为5。
7.一种编码设备，包括：
编码装置，用于以以下方式编码信息序列：在执行所述信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在所述RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，并且其中p是自然数。
8.一种解码方法，包括步骤：
检测通过以下方式编码信息序列而获得的码序列：在执行所述信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在所述RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，并且其中p是自然数；
从所检测的码序列中删除所述纠错码奇偶序列；以及
执行已从其删除所述纠错码奇偶序列的码序列的RLL解码。
9.一种解码设备，包括：
检测装置，用于检测通过以下方式编码信息序列而获得的码序列：在执行所述信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在所述RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，并且其中p是自然数；
删除装置，用于从由所述检测装置检测的所述码序列中删除所述纠错码奇偶序列；以及
解码装置，用于执行已由所述删除装置从其删除所述纠错码奇偶序列的所述码序列的RLL解码。
10.一种编码设备，包括：
编码块，被配置为以以下方式编码信息序列：在执行所述信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在所述RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，并且其中p是自然数。
11.一种解码设备，包括：
检测部件，被配置为检测通过以下方式编码信息序列而获得的码序列：在执行所述信息序列的RLL编码后进行纠错编码时，在从RLL码字的比特p-α到比特p+α-1的范围上，所述RLL码字中的连续“1”比特或“0”比特的最大数目为α-β或更小，并且在所述RLL码字的比特p-1和比特p之间插入β比特的纠错码奇偶序列，其中α是大于1、且表示n比特的RLL码字中连续“0”比特或“1”比特的最大数目的数，并且其中p是自然数；
删除部件，被配置为从由所述检测部件检测的所述码序列中删除所述纠错码奇偶序列；以及
解码部件，被配置为执行已由所述删除部件从其删除所述纠错码奇偶序列的所述码序列的RLL解码。
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