CN102044302A - 包括用于接收擦除编程高电压的非专用端子的集成电路 - Google Patents

Abstract

本发明涉及由电源电压(Vdd)提供电力并且包括通过大于所述电源电压(Vdd)的第二电压(HV，Vpp)而电可擦除和/或可编程的存储器(MEM2)的集成电路(IC2)。所述集成电路包括用于通过所述电源电压(Vdd)的接收端子(P1)的媒介物或者通过数据或时钟信号(S1，S2)的接收或发射端子(P2，P3)的媒介物接收所述第二电压(HV，Vpp)的装置(WPP，TSCT，CMP，LSCT)。特别适用于包括减少的数量的互连端子的电子标签。

Description

包括用于接收擦除编程高电压的非专用端子的集成电路

技术领域

本发明涉及包括通过大于电源电压的第二电压而电可擦除和/或电可编程的存储器的集成存储器电路。

本发明还涉及用于向集成电路提供擦除编程高电压的装置。

背景技术

集成存储器电路市场目前正经历对价格非常低的、小尺寸的并且具有最小数量的互连端子(接触垫)的可编程集成电路的需求。这样的集成电路一般提供有限的存储容量，有时只有几十或几百比特。它们可以被用户重新编程，或者在工厂中只此一次地被编程。所述存储器一般是电可擦除和可编程(EEPROM)类型的。

实际上，对于这样的集成存储器电路存在大量应用，诸如包含在工厂中被编程的序列号的电子标签，带有包含在工厂中被编程并且可能地在使用期间可重新编程的校准数据的各种部件(传感器、发光二极管LED，...)的校准电路等等。

为了将数据写入它们的存储器中，这样的集成电路需要具有高值的擦除编程电压，常规地在10V和15V之间，明显大于它们的电源电压，该电源电压大约为3V到5V。

在20世纪80年代期间，这种擦除编程高电压通过专用连接端子被提供给集成电路。这种连接端子之后被去除并且被能够从集成电路的电源电压提供擦除编程电压的嵌入式充电泵取代。然而，在此时，不再可想象返回到先前的方案，因为这样的连接端子的添加与当前对集成电路连接端子的数量的减小的要求相反。

在此所考虑的类型的常规的集成电路的构架在图1中示意性地被示出。集成电路IC1包括EEPROM型的存储器MEM1、控制电路CCT1、充电泵CP、电路PPCT、接地端子P0(GND)、接收电源电压Vdd的端子P1、接收和/或发射数据或时钟信号S1的连接端子P2以及接收或发射数据或时钟信号S2的连接端子P3。

控制电路CCT1被配置为执行通过端子P2、P3的媒介物所接收的存储器读或写命令。作为例子，图2A、2B示出在经由总线I2C接收写命令的期间信号S1、S2的形式。信号S1在这种情况下是由协议I2C提供的数据信号″SDA″(″串行数据″)，而信号S2是由这个协议提供的时钟信号″SCL″(″串行时钟″)。

所述命令在阶段E1期间通过携载处于1和处于0的比特的信号S1的媒介物而被接收。所述电路CCT1随后开始由该命令指定的存储器目标区域的擦除阶段E2，随后是所述被擦除的目标区域中的存储器单元的编程阶段E3。为此，所述电路CCT1激活所述充电泵CP和所述电路PPCT。所述充电泵CP向所述电路PPCT提供高电压HV。该后者使该高电压HV成形并且向存储器MEM1供应具有经调整的幅度和受控的持续时间的擦除编程高电压Vpp，例如随后是具有接近于所述电压HV的值的电压平台的电压斜升。所述斜升-平台信号可以两次被提供给所述存储器，第一次在阶段E1期间以及接着在阶段E2期间。

然而，嵌入式充电泵的提供在成本价格和由集成电路所占用的硅表面面积方面是不利的。充电泵要求每个大约若干皮法pF的若干个电容器，占用不可忽视的硅表面面积。另外，通过电路PPCT对所述电压HV进行调整以获得所述电压Vpp要求稳定的参考电压以及也占用不可忽视的硅表面面积的专用电路系统。

因此，如下可能是所期望的：简化要求擦除编程高电压以将数据写入其存储器的集成存储器电路的结构。

与此相独立地，如下可能也是所期望的：提供向一个或多个集成电路供应擦除编程高电压的装置。

发明内容

本发明的实施例涉及由电源电压提供电力并且包括通过大于所述电源电压的第二电压而电可擦除和/或可编程的存储器的集成存储器电路，该集成存储器电路包括用于通过所述电源电压的接收端子的媒介物或者通过数据或时钟信号的接收或发射端子的媒介物接收所述第二电压的装置。

根据一个实施例，所述集成电路包括用于通过所述电源电压的接收端子的媒介物接收所述第二电压的装置，以及电压限制器调整器电路，其具有连接于所述电源电压的接收端子的输入并且在所述第二电压存在于所述接收端子上时供应所述电源电压。

根据一个实施例，所述集成电路包括用于通过数据信号的接收或发射端子的媒介物接收所述第二电压的装置，以及去耦合电路，所述去耦合电路具有连接到所述数据信号的接收或发射端子的输入和连接到被指定用于接收所述第二电压的所述集成电路的供电节点的输出，所述去耦合电路被配置为防止所述数据信号的波动到达所述供电节点，并且被配置为一旦所述第二电压存在于所述数据信号的接收或发射端子上就向所述供电节点传输所述第二电压。

根据一个实施例，所述集成电路包括用于通过时钟信号的接收或发射端子的媒介物接收所述第二电压的装置，以及整流器电路，所述整流器电路具有连接到所述时钟信号的接收端子的输入以及连接到所述集成电路的供电节点的输出，用于一旦所述第二电压存在于所述时钟信号的接收端子上就向所述供电节点供应所述第二电压。

根据一个实施例，所述集成电路还包括用于通过数据或时钟信号的接收端子的媒介物接收所述电源电压的装置。

根据一个实施例，所述集成电路被配置为向所述存储器施加所述第二电压而既不控制所述第二电压的持续时间也不控制其形状。

根据一个实施例，所述集成电路包括电平移动器电路，所述电平移动器电路包括接收所述电源电压的第一输入、接收所述第二电压的第二输入以及在所述第二电压存在于所述第二输入上时向所述存储器供应所述第二电压，否则供应所述电源电压的输出。

根据一个实施例，所述集成电路包括被配置为执行存储器擦除和/或编程命令的控制电路，以及所述第二电压的存在的检测电路，该检测电路向所述控制电路提供检测信号用于所述控制电路相对于所述第二电压的出现的同步。

本发明的实施例还涉及电子系统，所述电子系统包括由电源电压提供电力并且包括通过大于所述电源电压的第二电压而电可擦除和/或可编程的存储器的至少一个集成存储器电路；连接到所述集成存储器电路的数据总线；以及用于通过所述数据总线的导线的媒介物向所述集成电路施加所述第二电压的装置，所述数据总线的所述导线被连接到所述集成电路的所述电源电压的接收端子或者被连接到所述集成电路的数据或时钟信号的接收或发射端子。

根据一个实施例，所述用于施加所述第二电压的装置包括电压管理装置，所述电压管理装置被连接到所述数据总线的所述导线并且被布置以监视所述数据总线上的通信并且检测写命令已被施加到所述集成电路，以及在所述写命令已被检测时将所述第二电压施加在所述数据总线的所述导线上。

本发明的实施例涉及用于将数据写入集成存储器电路中的方法，所述集成存储器电路由电源电压提供电力并且包括通过大于所述电源电压的第二电压而电可擦除和/或可编程的存储器，并且所述方法包括以下步骤：向所述集成电路施加写命令，随后通过所述电源电压的接收端子的媒介物或者通过所述集成电路的数据或时钟信号的接收或发射端子的媒介物向所述集成电路供应所述第二电压。

根据一个实施例，所述方法包括以下步骤：将所述集成电路连接到数据总线并且将所述数据总线的导线连接到所述电源电压的接收端子或者连接到所述集成电路的数据或时钟信号的接收或发射端子；通过所述数据总线的媒介物向所述集成电路施加所述写命令；以及通过所述数据总线的所述导线的媒介物向所述集成电路供应所述第二电压。

根据一个实施例，所述方法包括以下步骤：通过连接到所述数据总线的主电路向所述集成电路施加所述写命令；通过连接到所述数据总线的电压管理装置检测所述写命令的施加，所述电压管理装置区别于所述主电路并且被布置为监视在所述总线上传播的数据；以及通过所述电压管理装置向所述数据总线的所述导线施加所述第二电压。

附图说明

本发明的这些不同方面根据下面相对于但不限于随后的附图对本发明的实施例的说明将更好地被理解，其中：

-先前所描述的图1示出常规的集成存储器电路，

-先前所描述的图2A、2B示出所述集成电路相对于数据写命令的接收所接收的数据和时钟信号，

-图3示出根据本发明的集成存储器电路的实施例，

-图4A、4B示出数据和时钟信号，以及图3的集成电路相对于数据写命令的接收和执行所接收的高电压，

-图5是以图3中的框图形式所示出的电平移动器电路的实施例的电气图，

-图6示出根据本发明的集成存储器电路的另一实施例，

-图7示出图6的集成电路相对于写命令的接收和执行所接收的数据信号和高电压，

-图8是以图6中的框图形式所示出的去耦合电路的实施例的电气图，

-图9示出根据本发明的集成存储器电路的另一实施例，

-图10是以图9中的框图形式所示出的电压调整器的实施例的电气图，

-图11示出包括根据本发明的集成电路和根据本发明的电压管理装置的电子系统，

-图12示出图11所示的电子系统的可替代的实施例，

-图13示出以图3、6和9中的框图形式所示出的存储器的实施例，以及

-图14示出图13的存储器的存储器单元的实施例。

具体实施方式

第一实施例

图3示出根据本发明的集成存储器电路IC2的第一实施例。所述集成电路IC2包括连接端子P0、P1、P2、P3、存储器MEM2、控制电路CCT2、计时器-定序器电路TSCT，以及电平移动器电路LSCT。所述端子P0是接地连接端子(GND)。所述端子P1是连接到所述集成电路的内部供电线PSL的电源端子，并且接收电源电压Vdd。所述端子P2、P3是允许所述集成电路接收或者发射数据或时钟信号S1(Vdd)、S2(Vdd)的通信端子，在正常的操作条件下，所述数据或时钟信号的最大电压一般不超过所述电压Vdd。

所述计时器-定序器电路TSCT被提供用于以粗状态(rough state)接收高电压HV并且以受控的形状和持续时间将其传输到存储器MEM2擦除编程电压Vpp中。所述电路TSCT包括例如斜升生成器电路RG和计时器TM。所述电路RG供应包括随后是具有经调整的值的电压平台Vpp的电压斜升的电压。所述计时器TM去激活所述电路RG并且在指定的时间流逝已完成时将所述电压Vpp设定回到零。

所述电平移动器电路LSCT包括连接到所述电路TSCT输出并且接收所述电压Vpp的第一输入、连接到所述供电线PSL并且接收所述电压Vdd的第二输入以及在没有所述电压Vpp的情况下供应所述电压Vpp或所述电压Vdd的输出。

所述存储器MEM2是例如电可擦除和可编程的EEPROM存储器。其具有被提供用于接收所述电压Vdd的供电节点N1和被提供用于在没有所述电压Vpp的情况下接收所述电压Vpp或者所述电压Vdd的供电节点N2。所述节点N1被连接到所述供电线PSL，而所述节点N2被连接到所述电平移动器电路LSCT的输出。

所述电路CCT2为数据经由连接到端子P2、P3的数据总线(未示出)的交换确保通信协议的管理。所述电路CCT2也确保通过所述端子P2、P3的媒介物所接收的存储器MEM读和写命令的解码和执行。所述电路CCT2可以是以硬导线的状态机、微编程电路、微处理器等形式。在下文中将被假定的是所述电路CCT2被配置为经由连接到所述端子P2、P3的总线I2C接收存储器读或写命令。

根据本发明，所述集成电路IC2不具有充电泵或者允许其从电源电压Vdd产生所述高电压HV的其他装置，并且通过所述端子P2的媒介物接收所述高电压HV。因此，导体WPP将所述电路TSCT输入连接到所述端子P2。

将数据写入所述存储器MEM2中的操作包括向所述集成电路IC2发送写命令的第一步骤，随后是向所述端子P2施加所述电压HV的步骤。所述电路CCT2在执行所述命令之前必须等待所述电压HV出现在所述端子P2上。各种方法可以被提供用于同步所述写命令的执行与所述电压HV的出现。

根据第一方法，在随着所述命令的施加的规定量的时间之后所述电压HV被施加到所述端子P2。所述电路CCT2包括内部计时器，该内部计时器向其指示所述规定量的时间已完成并且其现在可以激活所述电路TSCT。所述计时器例如是计数在所述端子P3上被接收的时钟信号S2周期的计数器。这样的通过计数来同步的方法呈现一定的约束，特别地要求施加所述电压HV的外部装置的对应的编程。实际上，为了在正确的时间供应所述电压HV，所述外部装置本身必须计数其发射的时钟周期的数量。

第二方法提供了通过所述集成电路对所述电压HV的检测并且在图3所示的实施例中被实现。所述集成电路IC2包括电压HV检测器，此处为比较器CMP。所述比较器CMP具有接收所述电压Vdd的第一输入和通过电压分压器桥的中点的媒介物被连接到所述端子P2的第二输入。所述电压分压器桥包括例如串联连接在所述端子P2和地之间的两个电阻器Ra、Rb。所述比较器的所述第二输入由此接收存在于所述端子P2上的所述信号S1的电压V(S1)的一部分K×V(S1)，K小于1并且例如等于0.6。所述比较器CMP输出向所述电路CCT2提供检测信号DET，其例如在所述电压HV存在于所述端子P2上时处于″1″(Vdd)，并且在所述电压Vdd存在于所述端子P2上时等于0。更特别地，当所述电压V(S1)在0和Vdd之间变化时，所述比较器CMP的所述第二输入接收在0和0.6×Vdd之间变化的电压，而所述比较器的第一输入接收所述电压Vdd。在这种情况下，所述检测信号DET等于0。当所述信号S 1电压变为等于HV时，所述比较器CMP的所述第二输入接收等于0.6×HV的电压，大于所述电压Vdd，并且所述信号DET转到1(Vdd)。

图4A、4B示出在所述写命令的接收和执行时的信号S1、S2。如先前所指出的，假定所述命令经由总线I2C被接收，则所述信号S1、S2在所述I2C协议的含义内分别形成数据信号(SDA)和时钟信号(SCL)。以下各项可以被区分：所述写命令的接收阶段E1、目标区域的擦除阶段E2，以及所述被擦除的目标区域存储器单元的编程阶段E3。

阶段E1：

所述信号S1包括通信协议位″开始″、″Ack″(″确认″)和″停止″，以及形成所述写命令自身的位。所述写命令包括操作码、要写的目标区域的地址的一部分(例如列地址)、要写的数据、然后是所述目标区域的地址的其余部分(例如行地址)。所述数据、列地址和行地址由所述电路CCT2施加到所述存储器MEM2，例如通过所述存储器的编程锁存器、列解码器和行解码器，如将在之后被描述的。当所述阶段E1被完成并且完整的写命令已被接收时，所述信号S1不再振荡并且静止，例如等于1(Vdd)，而所述时钟信号S2在随后的阶段E2、E3期间继续被施加到所述集成电路。

阶段E2：

-使所述信号S1处于高电压HV；

-所述检测信号DET转到1，通知所述电路CCT2所述电压HV的存在；

-所述电路CCT2向所述电路TSCT施加所述激活命令ACT；

-所述电路TSCT以随后是具有受控的幅度的电压平台的斜升的形式供应所述电压Vpp，随后在规定的时间流逝之后将所述电压Vpp设定回到零；

-所述信号S1被恢复到所述电压Vdd；

-所述检测信号DET转到0，通知所述电路CCT2阶段E2的结束。

阶段E3：

-使所述信号S1处于高电压HV；

-所述检测信号DET转到1；

-所述电路CCT2向所述存储器MEM2施加编程命令并且向所述电路TSCT施加激活命令ACT；

-所述电路TSCT供应所述电压Vpp，随后在规定的时间流逝之后将其重新设定为零；

-所述信号S1被恢复到所述电压Vdd；

-所述检测信号DET转到0。

明显的是在所述阶段E2、E3期间所述电压HV的施加的持续时间必须至少等于并且优选地大于所述目标区域的擦除和编程所要求的时间量。另外，所述端子P2上的电压在所述两个阶段E2、E3之间转回到Vdd的事实是可选的并且仅仅虑及在编程阶段E3开始之前所述集成电路相对于所述电压HV的重新同步。可替代地，在所述阶段E2、E3期间，电压HV的单个峰值可以被施加到所述集成电路。

在图5中示出所述电平移动器电路LSCT的简单的实现例子。其包括串联的两个PMOS型晶体管TP1、TP2以及串联的两个NMOS型晶体管TN1、TN2。每个串联的晶体管组被并联地布置在所述电路LSCT的接收所述电压Vdd的输入和接收所述电压Vpp的输入之间。所述晶体管TN1、TN2被装配为二极管。晶体管TP1、TP2的组的中点被连接到晶体管TN1、TN2的组的中点并且形成所述电平移动器电路的输出。所述晶体管TP1的源极被连接到所述电路LSCT的所述第一输入，而其栅极被连接到所述电路LSCT的所述第二输入。所述晶体管TP2的源极被连接到所述电路LSCT的所述第二输入，而其栅极被连接到所述电路LSCT的第一输入。由于所述晶体管TP1、TP2，所述电路LSCT起二极管电压多路复用器的作用而没有电压降，并且在其输出上供应最高的电压，就是所述电压Vpp或者在没有电压Vpp时为所述电压Vdd，所述电路TSCT的输出在此被假定为在没有所述电压HV的情况下将所述电压Vpp维持在0处以便所述晶体管TP2导通。

第二实施例

在图6中示出根据本发明的集成存储器电路IC3的第二实施例。所述集成电路不同于所述电路IC2在于其不包括所述计时器-定序器电路TSCT。所述电平移动器电路LSCT的高电压输入因此被直接连接到所述电路IC3的连接端子P2，或者通过去耦合电路DCT的媒介物而被连接到所述端子P2，其将在之后被描述。所述比较器CMP的输入如先前一样接收所述电压Vdd以及所述信号S1的所述电压V(S1)的一部分K，这由所述分压器桥Ra、Rb提供。

如图7所示，在所述阶段E2、E3期间被施加到所述端子P2的所述高电压优选地是经调节的电压Vpp，其具有例如随后是经调整的电压平台的斜升的形式，而不是在粗状态中以如被施加到所述电路IC2(图4B)那样的电压峰值的形式的高电压HV。然而，在没有斜升和没有调整的情况下施加所述电压HV可以被看作用于某些应用，取决于所述存储器单元的鲁棒性并且取决于所述期望的存储器MEM2的寿命。另外，由于所述电压Vpp的持续时间不再由所述集成电路控制，所述电压Vpp的施加的持续时间还必须由供应这个电压的外部装置控制。如先前一样，所述阶段E2、E3与所述电压Vpp的同步通过被用作电压Vpp检测器的比较器CMP来完成，但是也可以通过计数所述时钟周期来完成。

图8示出所述去耦合电路DCT的简单的并且尺寸非常小的实施例。所述电路DCT在没有处于所述擦除阶段E2和所述编程阶段E3时将所述电平移动器电路LSCT的高电压输入，并且因此将所述存储器供电节点N2与由所述信号S1的波动所引起的噪声隔离。所述去耦合电路DCT包括例如齐纳二极管DZ1、电阻器R1、PMOS晶体管TP3和电阻器R2。所述二极管DZ1和所述电阻器R1被串联地布置在所述端子P2和地之间。所述晶体管TP3具有其源极、漏极和栅极，其源极被连接到所述端子P2，其漏极被连接到所述电路LSCT的所述高电压输入，其栅极被连接在所述电阻器R1和所述二极管DZ1之间。所述电阻器R2被布置在所述晶体管TP3的漏极和地之间。

只要所述端子P2上的电压小于所述齐纳电压(例如5V)，所述二极管DZ1被阻断；所述晶体管TP3的所述栅极被所述电阻器R1维持在与其源极S相同的电势处，而所述晶体管的漏极D被所述电阻器R2拉到地。所述晶体管TP3被阻断。当所述电压Vpp出现在所述端子P2上并且变为大于所述齐纳电压时，所述二极管DZ1变为导通，并且电流流过所述电阻器R1。当所述电压Vpp变为等于所述齐纳电压与所述晶体管TP3的阈值电压之和时，在所述电阻器R1的端子处的电压因而等于所述晶体管TP3的阈值电压，其变为导通。所述电压Vpp通过所述电路LSCT的媒介物被施加到所述存储器的所述供电节点N2。

第三实施例

图9示出集成存储器电路IC4，其不同于先前所描述的电路IC2在于所述供电端子P1在此被用于向所述集成电路供应所述电压HV。因此，在不处于所述擦除或编程阶段时，被施加到所述端子P1的电压V(P1)等于Vdd并且在这些阶段期间等于所述电压HV。

所述计时器-定序器电路TSCT的输入被连接到所述端子P1，而不是被连接到所述端子P2。所述集成电路IC4也包括电压限制器调整器电路LREG，所述电压限制器调整器电路LREG被布置在所述端子P1和携载所述电压Vdd的内部供电线PSL之间。如先前一样，所述存储器供电节点N2通过所述电平移动器电路LSCT的媒介物而被连接到所述计时器-定序器电路TSCT的输出并且所述存储器的所述供电节点N1被连接到所述线PSL。

提供所述检测信号DET的所述比较器CMP在此具有其第一输入，所述第一输入被连接到所述电压限制器调整器LREG的所述输出。其第二输入通过电压分压器桥的中点的媒介物被连接到所述端子P1，所述电压分压器桥包括例如串联的两个电阻器Rc、Rd，所述电压分压器桥被布置在所述端子P1和地之间。所述比较器CMP的所述第二输入因此接收可能等于K×Vdd或者等于K×HV的电压K×V(P1)，K小于1并且例如等于0.6。当V(P1)＝Vdd时，所述电压限制器调整器LREG向所述线PSL供应等于或接近于所述电压Vdd的电压(给予或取走所述电压限制器中的电压降)。在这种情况下，所述电压K×Vdd小于所述电压Vdd并且所述信号DET等于0。

一旦数据写命令已通过所述端子P2的媒介物被施加到所述集成电路IC4，就使所述电压V(P1)处于所述高电压HV以允许所述控制电路CCT2执行所述擦除阶段E2和所述编程阶段E3。一旦V(P1)从Vdd转到HV，所述电压限制器调整器LREG继续供应等于或接近于Vdd的电压。所述电压K×HV变为大于所述电压Vdd并且所述信号DET转到1(Vdd)。所述控制电路CCT2以先前所描述的方式启动所述计时器-定序器电路TSCT。

在由先前所描述的第二实施例启示的可替代的实现方式中，所述集成电路IC4不包括所述电路TSCT并且接收所述端子P1上的所述电压Vpp，其形状和持续时间受供应这个电压的外部装置控制。

图10示出所述电压限制器调整器LREG的简单的并且尺寸非常小的实施例，其包括齐纳二极管DZ2、电阻器R3和NMOS型晶体管TN3。所述二极管DZ2和所述电阻器R3被串联地布置在所述调整器输入(端子P1)和地之间。所述晶体管TN3的漏极D被连接到所述调整器输入，其源极S形成所述调整器输出并且被连接到所述内部供电线PSL，其栅极G被连接在所述电阻器R3和所述二极管DZ2之间。

只要所述端子P1上的电压等于Vdd并且小于齐纳电压VZ(例如5V)，所述晶体管TN3的栅极G被所述电阻器R3维持在与其漏极D相同的电势处。所述晶体管TN3起二极管的作用并且将所述电压Vdd传输到其源极上，其中电压降等于其阈值电压Vt。当被施加到所述端子P1的电压增加并且变为大于所述电压Vdd时，所述二极管DZ2变为导通。所述晶体管的所述栅极G的电压等于所述齐纳电压并且由所述晶体管的所述源极供应的电压等于VZ-Vt。因此，所述调整器在所述电压Vdd被施加到所述端子P1时向所述集成电路供应等于Vdd-Vt的电源电压否则在所述电压Vpp被施加到所述端子P1时供应等于VZ-Vt的电压。如果所述电压Vdd接近于所述电压VZ，则所述线PSL上的所述电源电压Vdd-Vt或多或少保持恒定。明显的是本领域的技术人员可以提供各种其他调整器结构，特别地为没有电压降的结构。

其他实施例

根据本发明的集成存储器电路能容许各种其他实施例。

在一个实施例中，通过所述时钟端子P2的媒介物、通过使所述时钟信号的峰值处于所述电压HV或Vpp，所述高电压HV或Vpp以脉冲的形式被施加到所述集成电路。在这种情况下，所述集成电路包括电压限制器电路或者比较器以在所述电压Vpp被施加到所述端子P2时提供具有等于或接近于所述电压Vdd的最大电压的时钟信号。所述集成电路也包括随后是滤波器电路(例如电容器)的整流器电路(例如二极管)以将所述时钟信号变换成连续的电压HV或Vpp。可替代地，所述高电压HV或Vpp可以被叠加在所述时钟信号上。在这种情况下，所述集成电路可以包括高通电路或者比较器以从由所述端子P2所接收的信号中提取所述时钟信号，以及整流器和滤波器电路以从这个信号中提取所述电压HV或Vpp。

这个实施例同等地适用于具有接收包括时钟信号的数据信号的连接端子的集成电路，特别地是只具有两个连接端子、接地端子以及数据和时钟信号端子的集成电路。这样的集成电路通过所述数据和时钟信号接收端子的媒介物接收所述电压Vdd和所述电压HV或Vpp两者。数据和时钟信号滤波器和平滑电路在不处于所述擦除或编程阶段E2、E3时提取可能是所述电压Vdd的第一电压，或者在所述阶段E2、E3期间提取所述电压Vpp。在所述阶段E2、E3期间，被连接到所述滤波器和平滑电路输出的限制器电路接收所述电压HV或Vpp并且向所述集成电路供应所述电压Vdd。

如果所述集成电路包括内部时钟信号生成器或者仅仅包括确定所述擦除时间和编程时间的内部时间基准，则在所述阶段E2、E3期间所述高电压HV或Vpp可以同等地被施加到所述端子P2而没有所述时钟信号S2。

在一个实施例中，所述集成电路不具有用于调节所述高电压Vpp的装置，诸如斜升(ramp)生成器或者平台电压调整器，但是包括允许其控制所述电压Vpp施加到所述存储器MEM2的持续时间的计时器。在这种情况下，供应所述电压Vpp的所述外部装置确保这个电压的调节和调整。

另外，本发明同等地适用于包括电可编程但不可擦除的存储器的集成电路，或适用于包括电可擦除但不可编程的存储器的集成电路。

根据本发明的集成电路也可以包括更大数量的通信端子。举例来说，所述集成电路可以被设计为被连接到总线SPI(″串行外设接口总线″)，其包括四个连接端子：″SCLK″(时钟，由外部主电路生成的信号)、″MOSI″(″主输出，从输入″，由所述主电路生成的信号)、″MISO″(″主输入，从输出″，由所述集成电路生成的信号)以及″SS″(″从选择″，由所述主电路生成的信号)。在这种情况下，所述电压Vpp可以通过所述集成电路的数据发射端子的媒介物或者通过其数据接收端子的媒介物而被供应给所述集成电路。

而且，尽管在前文中已考虑了接收写命令并且通过执行随后是编程周期的擦除周期来执行这样的命令的集成存储器电路的例子，本发明可以适用于被配置为接收区分的擦除和编程命令的集成电路。这样的命令可以是：所述存储器的数据、页或扇区的擦除命令，甚至是所述整个存储器的擦除命令；或者在所述存储器的块、页或扇区中的数据的编程命令。其还可以包括不伴随有数据的写命令。举例来说，专用命令可以被提供以请求所述集成电路在测试阶段期间在所述存储器中编码一系列交替的0和1(0’s和1’s)。这样的命令不要求数据0和1被提供给所述集成电路。

以一般的方式并且为了简化语言，术语″写命令″因此在本申请中指任何类型的命令，所述命令的执行要求向所述存储器提供大于所述集成电路的电源电压的电压。

向一个或多个集成电路供应高外部电压HV或Vpp的装置的实现

在前文中，已描述了在将数据写入集成电路的存储器的阶段期间通过非专用的连接端子的媒介物接收高外部电压HV或Vpp的集成电路。这样的集成电路可以被设计为被用作包含在其授权时预存的数据的电子标签。在所述授权之前写数据的过程被称作″标注记号(personalization)″。这个过程一般通过主电路来实现，该主电路通过数据总线(例如总线I2C)的媒介物而被连接到多个集成存储器电路，并且所述主电路一个接一个地为所述集成电路标注记号。

为了在所述标注记号过程期间向所述集成电路供应所述高电压HV或Vpp，其可以被提供以修改所述主电路结构以便其本身供应这个电压。尽管如此，期望的也可能是不修改所述主电路结构。特别地，期望的可能是通过现有的标注记号系统为根据本发明的集成电路标注记号，所述标注记号系统装配有没有被设计为向所述集成电路供应这样的电压的主电路。

本发明的实施例涉及电压管理装置VMCT1，其结构在图11中被示出。所述装置VMCT1专用于所述电压HV或Vpp的提供。其可以是以半导体微芯片上的集成电路的形式或者是以印刷电路板上的分立元件电路的形式。所述装置VMCT1被连接到数据总线，该数据总线将主电路MCT连接到根据本发明的集成存储器电路IC3₁，...IC3_n。

所述数据总线包括导线W0、W1、W2、W2′、W3(所述术语″导线″覆盖可以被用于将所述主电路连接到所述集成电路的任何类型的导体，如果在所述集成电路的分片(dicing)之前所述标注记号在硅晶圆上被完成则包括探针板)。所述装置VMCT1包括连接端子P20、P21、P22、P22′、P23。所述主电路包括连接端子P40、P41、P42、P43。每个集成电路包括先前所描述的端子P0(地)、P1(Vdd)、P2(信号S1)和P3(信号S2)。所述导线W0将每个集成电路IC3的端子P0连接到所述端子P40。所述导线W1将每个集成电路IC3的所述端子P1(Vdd)连接到所述端子P41。所述导线W3将每个集成电路IC3的所述端子P3连接于所述端子P43。所述装置VMCT1的端子P20被连接到所述导线W0，所述端子P21被连接到所述导线W1，并且所述端子P23被连接到所述导线W3。最后，每个集成电路IC3的所述端子P2被连接到所述装置VMCT1的所述端子P22。所述装置VMCT1的端子P22′被连接到所述主电路MCT的所述端子P42。所述装置VMCT1因此在所述集成电路和所述主电路之间被置于携载所述信号S1的数据导线W2、W2′上。

所述装置VMCT1被设计为供应受控的形状、幅度和持续时间的电压Vpp。所述装置VMCT1在此包括充电泵CP以供应所述电压HV，以及包括先前所描述类型的计时器-定序器电路TSCT以从所述电压HV供应所述电压Vpp。

所述装置VMCT1还包括硬连线的定序器或微处理器类型的中央监视单元CU，以及开关SW1。所述开关SW1包括被连接到所述端子P22′的端子i1、被连接到所述电路TSCT的所述输出的端子i2，以及被连接到所述端子P22的端子i3。所述开关还包括由所述中央单元控制的控制输入i4，所述中央单元借助于该控制输入可以将所述开关设定在透明状态中，在该透明状态中所述端子i1被连接到所述端子i3，或者将所述开关设定在非透明状态中，在该非透明状态中所述端子i2被连接到所述端子i3。在所述透明状态中，所述端子P22被连接到所述端子P22′并且所述信号S1可以在所述主电路MCT和所述集成电路IC3之间传播。在所述非透明状态中，所述端子P22被连接到所述电路TSCT的所述输出并且所述电压Vpp被施加到每个集成电路IC3的所述端子P2

所述中央监视单元CU被配置为初始地将所述开关SW1设定在所述透明状态中，监视由所述信号S1携载并且在所述导线W2、W2′上传播的数据，以及检测所述主电路MCT发射写命令，而不必须要确定其被指定用于哪个集成电路IC3。为此，所述中央监视单元CU监视并且分析在所述导线W2、W2′上传播的数据信号，根据协议来标识命令格式，这些数据根据所述协议被格式化，以及标识所述写命令。如先前所示，术语″写命令″包括任何类型的命令，所述命令的执行要求向所述集成电路供应所述电压HV或Vpp。

一旦完整的写命令已经被检测，所述中央单元向所述充电泵CP施加激活信号″ON″，向所述电路TSCT施加激活命令ACT，随后将所述开关SW1设定在所述非透明状态中。所述电路TSCT因此向所述集成电路IC3₁，...IC3_n供应所述电压Vpp。所述命令所针对的集成电路IC3使用这个电压来执行该命令。

在所述装置VMCT1的可替代的实现中(未示出)，所述电压Vpp通过所述导线W1的媒介物而被施加到所述集成电路的供电端子P1。所述集成电路因而与图9所示的第三实施例相一致。在这种情况下，所述装置VMCT1包括通过导线W1′(未示出)的媒介物而被连接到所述主电路的端子P41的辅助端子P21′。所述端子P21通过所述导线W1的媒介物而被连接到所述集成电路的端子P1，并且所述开关SW1的所述端子i3、i1被分别连接到所述端子P21和P21′。所述端子P22′和所述导线W2′不存在并且所述电路MCT的所述端子P42通过所述导线W2被连接到所述集成电路IC3的所述端子P2。所述端子P22被连接到所述导线W2以允许所述装置VMCT1监视在所述总线上传播的命令。

在所述电压管理装置的又另一可替代的实现中(未示出)，所述电压Vpp通过所述导线W3的媒介物而被施加到所述集成电路的所述端子P3(时钟信号S2)。在这种情况下，依照先前所述的实施例，使得这些后者从被供应给它们的过充的时钟信号中提取具有接近于Vdd的时钟信号以及所述电压Vpp。

在又另一可替代的实现中(未示出)，所述装置VMCT1由互连支撑物上的分立元件制成并且从外部接收形成所述电压HV的、在15和20V之间的电压，例如通过所述扇区的交流电压来生成该电压。通过运算放大器或者通过分立的晶体管，所述电压斜升Vpp的生成被完成。然而，所述装置VMCT1的电源电压″Vdd″可以独立于所述电路MCT的电源电压。在这种情况下，连接到所述集成电路的所述端子P1以接收所述电压Vdd不是必需的，除了其中所述集成电路通过所述端子P1的媒介物接收所述电压HV的实施例以外。

另外，所述开关SW1可以被用于将所述电压Vpp投射在所述数据总线上的任何其他装置取代，诸如被连接在所述端子P22′和P22之间的电压跟随放大器。所述跟随放大器在所述装置VMCT1处于所述透明状态时由所述电压Vdd供电并且在所述阶段E2、E3期间由所述电压Vpp供电。在所述装置VMCT1处于所述透明状态时由所述电压Vdd供电并且在所述阶段E2、E3期间由所述电压Vpp供电的反相门也可以被使用。如果在所述阶段E2、E3期间所述信号S1通过所述主电路MCT被维持在1处(Vdd)，则这个实施例是可能的。

在图12中示出了根据本发明的电压管理装置的另一变体VMCT2。所述装置VMCT2不同于所述装置VMCT1在于其不包括所述端子P22′。所述端子P22通过所述导线W2的媒介物在同时被连接到所述主电路MCT的所述端子P42和所述集成电路IC3的所述端子P2。所述端子P22也被连接到所述开关SW1的所述端子i3。所述开关的输入i1没有被连接到任何地方并且所述输入i2通过″上拉″电阻Rpu的媒介物而被连接到所述电路TSCT的输出。因此，当所述中央单元CU将所述开关SW1设定在所述非透明状态中时(端子i2被连接到所述端子i3)，所述电压Vpp被施加在所述数据导线W2上。这个实施例例如适用于在所述阶段E2、E3期间将所述信号S1设定在高阻抗处的主电路MCT。

本领域的技术人员将注意到由提供所述装置VMCT1或VMCT2所产生的额外成本通过它向其提供所述电压HV或Vpp的每个集成存储器电路的成本降低而被补偿，因为单个电压管理装置虑及它允许被标注记号的数千个集成电路的成本减低。为了更好地理解，装配有接口电路I2C并且用0.5微米技术制成的、电子标签类型的、具有128存储位的集成电路目前需要具有大约0.6mm²的表面面积的半导体微芯片。根据本发明的集成存储器电路具有相似的存储器但没有用于产生高电压HV或Vpp的装置并且也用0.5微米技术制成，其可以被集成在具有大约0.35mm²的表面面积的半导体微芯片上。

本领域的技术人员也将注意到：所述装置VMCT1或VMCT2可以与包括特别地专用于所述电压HV或Vpp的接收的接触端子的常规的集成电路一起使用。因此，就接收所述电压HV或Vpp的端子而言，所述装置VMCT1或VMCT2的提供是本发明的独立于所述电压HV或Vpp被施加到其上的集成电路的特征的方面。

本领域的技术人员最后将注意到：包括所述集成电路IC3₁，...IC3_n、所述主电路MCT以及所述装置VMCT1的、图11或12所示的系统可以是不同于集成电路在它们的调节之前的标注记号系统的一些其他系统。这些集成电路IC3可以例如是墨盒中的嵌入式电子标签并且所述主电路MCT可以是被提供用于管理这样的墨盒的打印机处理器。

存储器MEM2的实现例子

图13示出存储器MEM2的实施例。所述存储器包括存储器阵列MA、字线WL、位线BL、行解码器RDEC、列解码器CDEC、控制栅锁存器CGLT、程序锁存器PLT、列选择晶体管组CT以及读出放大器组SA。

图14示出所述存储器阵列MA的存储器单元MC的实施例。所述存储器单元MC包括浮动栅晶体管FGT和MOS型选择晶体管TS。所述选择晶体管TS的栅极通过字线WL的媒介物而受所述行解码器RDEC控制，所述晶体管的漏极被连接到位线BL，并且其源极被连接到所述浮动栅晶体管FGT的漏极。所述晶体管FGT的源极被连接到源极线SL并且其控制栅端子通过控制栅晶体管CGT和控制栅线CG的媒介物而被连接到控制栅锁存器CGLT，所述晶体管CGT的栅极被连接到所述字线WL。

所述存储器阵列MA包括形成单独地可擦除和可编程的字(未示出)的全体的存储器单元MC的组，每个存储器单元接收一位。形成一个字的存储器单元的每个组受控制栅晶体管CGT和锁存器CGLT擦除控制。每个位线BL被连接到程序锁存器PLT的输出。所述位线BL也通过所述列选择晶体管组CT的媒介物而被连接到所述读出放大器SA。所述解码器RDEC、CDED通过地址总线AB的媒介物而被连接到所述控制电路CCT2并且分别接收行地址RAD和列地址CAD，所述行地址RAD和列地址CAD形成所述存储器阵列中的字的地址。所述解码器CDEC向列选择晶体管组CT并且向所述控制栅锁存器CGLT以及向所述程序锁存器PLT提供列选择信号CSEL。所述程序锁存器PLT和所述读出放大器SA通过数据总线DB的媒介物而被连接到所述控制电路CCT2。要写入所述存储器阵列中的数据DIN被存在由所述解码器CDEC通过所述信号CSEL所选择的程序锁存器中。在读取期间，位线BL通过由所述解码器CDEC通过所述信号CSEL所选择的晶体管组CT的媒介物而被连接到所述读出放大器SA。数据DOUT在所述存储器单元中被所述读出放大器SA读取并且被提供在所述总线DB上。最后，控制总线CB将所述电路CCT2连接到这些不同的元件，以控制所述存储器阵列的擦除、编程和读取操作。

在所述存储器MEM2的这个实现例子中，某些元件(诸如所述读出放大器SA)仅要求所述电压Vdd以操作并且因此被连接到所述供电节点N1。其他元件要求所述电压Vdd和所述电压Vpp并且被连接到所述供电节点N2。举例来说，所述行解码器RDEC和列解码器CDEC在所述读取模式期间要求所述电压Vdd用于存储器单元的选择，随后要求所述电压Vpp用于所述存储器单元的擦除或编程。所述锁存器CGLT要求所述电压Vdd以选择包含将被擦除或将被编程的字的列(目标区域)，随后要求所述电压Vpp以擦除所述字。所述锁存器PLT要求所述电压Vdd以接收要写的数据DIN，随后要求所述电压Vpp以在由所述解码器RDEC、CDEC选择的存储器单元中编程这些数据。

最后，将注意的是：除了所述存储器阵列以外，所述存储器的各种元件在实践中可以被集成在所述控制电路CCT2中，所述存储器本身实质上由所述存储器阵列MA形成。因此，接收所述电压Vpp的所述存储器的所述供电节点N2也可以是所述控制电路CCT2的供电节点。

Claims (13)

1.一种集成存储器电路(IC2-IC4)，所述集成存储器电路(IC2-IC4)由电源电压(Vdd)提供电力并且包括通过大于所述电源电压(Vdd)的第二电压(HV，Vpp)而电可擦除和/或可编程的存储器(MEM2)，

其特征在于，所述集成存储器电路(IC2-IC4)包括用于通过所述电源电压(Vdd)的接收端子(P1)的媒介物或者通过数据或时钟信号(S1，S2)的接收或发射端子(P2，P3)的媒介物接收所述第二电压(HV，Vpp)的装置(WPP，TSCT，CMP，LSCT)。

2.根据权利要求1所述的集成存储器电路，其特征在于，所述集成存储器电路包括：

-用于通过所述电源电压(Vdd)的接收端子(P1)的媒介物接收所述第二电压(HV，Vpp)的装置，以及

-电压限制器调整器电路(LREG)，所述电压限制器调整器电路(LREG)具有被连接到所述电源电压的所述接收端子(P1)的输入并且在所述第二电压存在于所述接收端子(P1)上时供应所述电源电压(Vdd)。

3.根据权利要求1所述的集成存储器电路，其特征在于，所述集成存储器电路包括：

-用于通过数据信号(S1)的接收或发射端子(P2)的媒介物接收所述第二电压(HV，Vpp)的装置，以及

-去耦合电路(DCT)，所述去耦合电路(DCT)具有被连接到所述数据信号的所述接收或发射端子(P2)的输入和被连接到被指定用于接收所述第二电压(HV，Vpp)的所述集成电路的供电节点(N2)的输出，

所述去耦合电路被配置为防止所述数据信号(S1)的波动到达所述供电节点(N2)，并且被配置为一旦所述第二电压(HV，Vpp)存在于所述数据信号的所述接收或发射端子(P2)上就向所述供电节点(N2)传输所述第二电压(HV，Vpp)。

4.根据权利要求1所述的集成存储器电路，其特征在于，所述集成存储器电路包括：

-用于通过时钟信号(S2)的接收或发射端子(P3)的媒介物接收所述第二电压(HV，Vpp)的装置，以及

-整流器电路，所述整流器电路具有被连接到所述时钟信号的所述接收端子(P3)的输入以及被连接到所述集成电路的供电节点(N2)的输出，用于一旦所述第二电压(HV，Vpp)存在于所述时钟信号的所述接收端子上就向所述供电节点供应所述第二电压(HV，Vpp)。

5.根据权利要求1至4中的任意一项权利要求所述的集成存储器电路，其特征在于，所述集成存储器电路还包括用于通过数据或时钟信号(S1，S2)的接收端子(P2，P3)的媒介物接收所述电源电压(Vdd)的装置。

6.根据权利要求1至5中的任意一项权利要求所述的集成存储器电路，其特征在于，所述集成存储器电路被配置为向所述存储器(MEM2)施加所述第二电压(HV，Vpp)而既不控制所述第二电压的持续时间也不控制所述第二电压的形状。

7.根据权利要求1至6中的任意一项权利要求所述的集成存储器电路，其特征在于，所述集成存储器电路包括电平移动器电路(LSCT)，所述电平移动器电路(LSCT)包括接收所述电源电压(Vdd)的第一输入、接收所述第二电压(Vpp)的第二输入以及在所述第二电压(Vpp)存在于所述第二输入上时向所述存储器(MEM2)供应所述第二电压(Vpp)，否则供应所述电源电压(Vdd)的输出。

8.根据权利要求1至7中的任意一项权利要求所述的集成存储器电路，其特征在于，所述集成存储器电路包括：

-控制电路(CCT2)，所述控制电路(CCT2)被配置为执行存储器擦除和/或编程命令，以及

-所述第二电压(HV，Vpp)的存在的检测电路(CMP)，所述检测电路(CMP)向所述控制电路供应检测信号(DET)用于所述控制电路相对于所述第二电压的出现的同步。

9.一种电子系统，所述电子系统包括：

-至少一个集成存储器电路(IC3₁-IC3_n)，所述至少一个集成存储器电路(IC3₁-IC3_n)由电源电压(Vdd)提供电力并且包括通过大于所述电源电压(Vdd)的第二电压(HV，Vpp)而电可擦除和/或可编程的存储器(MEM2)，

-数据总线(W1-W3，W2′)，所述数据总线(W1-W3，W2′)被连接到所述集成存储器电路，

其特征在于，所述电子系统包括用于通过所述数据总线的导线(W1，W2，W3)的媒介物向所述集成电路施加所述第二电压(HV，Vpp)的装置(MCT，VMCT1，VMCT2)，所述数据总线的所述导线(W1，W2，W3)被连接到所述集成电路的所述电源电压(Vdd)的接收端子(P1)或者被连接到所述集成电路的数据或时钟信号(S1，S2)的接收或发射端子(P2，P3)。

10.根据权利要求9所述的电子系统，其特征在于，其中所述用于施加所述第二电压(HV，Vpp)的装置包括电压管理装置(VMCT1，VMCT2)，所述电压管理装置(VMCT1，VMCT2)被连接到所述数据总线的所述导线(W1，W2，W3)并且被布置为：

-监视所述数据总线上的所述通信并且检测写命令已被施加到所述集成电路，以及

-在所述写命令已被检测时将所述第二电压(HV，Vpp)施加在所述数据总线的所述导线上。

11.一种用于将数据写入集成存储器电路(IC2-IC4)中的方法，所述集成存储器电路(IC2-IC4)由电源电压(Vdd)提供电力并且包括通过大于所述电源电压(Vdd)的第二电压(HV，Vpp)而电可擦除和/或可编程的存储器(MEM2)，

所述方法的特征在于，所述方法包括以下步骤：

-向所述集成电路施加写命令，随后

-通过所述电源电压(Vdd)的接收端子(P1)的媒介物或者通过所述集成电路的数据或时钟信号(S1，S2)的接收或发射端子(P2，P3)的媒介物向所述集成电路供应所述第二电压(HV，Vpp)。

12.根据权利要求11所述的方法，其特征在于，所述方法包括以下步骤：

-将所述集成电路连接到数据总线(W0-W3)并且将所述数据总线的导线(W2)连接到所述电源电压(Vdd)的接收端子(P1)或者连接到所述集成电路的数据或时钟信号(S1，S2)的接收或发射端子(P2，P3)，

-通过所述数据总线的媒介物向所述集成电路施加所述写命令，以及

-通过所述数据总线的所述导线(W2)的媒介物向所述集成电路供应所述第二电压(HV，Vpp)。

13.根据权利要求12所述的方法，其特征在于，所述方法包括以下步骤：

-通过被连接到所述数据总线的主电路(MCT)向所述集成电路施加所述写命令，

-通过被连接到所述数据总线的电压管理装置(VMCT1，VMCT2)检测所述写命令的所述施加，所述电压管理装置(VMCT1，VMCT2)区别于所述主电路(MCT)并且被布置为监视在所述总线上传播的数据，以及

-通过所述电压管理装置向所述数据总线的所述导线(W2)施加所述第二电压(HV，Vpp)。

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