CN102036038A - 多通道osd视频叠加控制器 - Google Patents
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Abstract
一种多通道OSD视频叠加控制器，其结构是基于Mico32控制模块平台的FPGA实现的，字符/图形的叠加采用位图方式，包括：总线接口模块、显示更新模块、存储器接口模块、显示缓冲控制模块、调度器模块、多路视频信号处理模块、多路叠加通道仲裁模块和状态寄存器模块。本发明的多通道OSD视频叠加控制器，可以同时将任意用户自定义单色字符/图形叠加到多路非同步视频信号中，字符/图形叠加基于位图方式，叠加效果出色、稳定。字符/图形完全由用户自己定义，多路视频叠加只需在用户CPU端配置一片ROM或者FLASHROM来存储字符/图形,降低了生产成本和使用成本。
Description
技术领域
本发明涉及视频叠加的技术领域，具体涉及一种基于Mico32控制模块平台的FPGA实现的，可以同时将单色字符/图形叠加到多路非同步视频信号中的多通道OSD视频叠加控制器。
背景技术
OSD（On Screen Display）视频叠加控制器是一种在模拟视频信号中叠加字符或者图形信息，使视频图像中叠加有字符或者图形的设备。如在视频中显示：日期、时间、参数、公司标识、摄像机位置等。目前，OSD视频叠加技术应用于安防、路桥监控、电梯显示、银行点钞、测试测量数据显示等多行业和多场合中。
OSD实现的过程为：存储器（一般为内存的一段）的内容与显示终端上的像素一一对应，这种一一对应的关系一般通过寄存器设置，然后由硬件上来负责实现。
国内普遍使用的OSD视频叠加控制器芯片为：NEC公司的生产的64系列，如uPD6453、uPD6467和富士通（FUJITSU）公司的MB90092。而现有技术中的OSD视频叠加控制器也以这两类控制器为代表。
NEC公司这两种控制器，在控制字符/图形的黑边和黑边内的叠加信息的效果方面很出色；但在叠加内容方面，uPD6467仅能叠加芯片内ROM中固化好的字符/图形，uPD6453支持内部ROM和用户自定义16个字符/图形。因此两种控制器仅仅能够满足只要求使用内部字符/图形或者自定义不超过16个字符/图形的情况，而在实际应用中，需要的字符/图形通常要多于16个。
富士通公司的MB90092，可以叠加显示8192种用户自定义字符/图形，但是其实现需要外部另行扩展一片ROM或者FLASH ROM来存储这些字符/图形信息。MB90092虽然解决了对于字符和图形数量的要求，但MB90092字符/图形黑边是通过左右移动字符/图形点阵来计算出来的，每个字符/图形的点阵都需要特殊处理，黑边叠加效果不佳，尤其在监视器尺寸较大时，可以明显看出不连续的黑边，破坏了字符/图形显示效果。
现有技术中的两类视频叠加控制器，在需要多路视频叠加的使用场合时，需要重新配置电路，致使电路复杂，PCB的面积增加，从而导致系统的集成度下降，成本上升。尤其是在使用MB90092芯片时，多路视频叠加中的每路视频叠加控制器都需要单独配置一个存储用户字符/图形的ROM或者FLASH ROM，导致成本大幅度上升。
且现有技术中的OSD视频叠加控制器需要配合CPU控制模块一起使用，才能将用户的叠加数据存储至存储器中，供OSD视频叠加控制器使用。
发明内容
为解决上述现有技术中所存在的问题，本发明提供了一种基于Mico32控制模块平台的FPGA实现的，可以同时将单色字符/图形叠加到多路非同步视频信号中的多通道OSD视频叠加控制器。。
本发明为解决公知技术中存在的技术问题所采取的技术方案是:
本发明的多通道OSD视频叠加控制器，其特征在于：其结构是基于Mico32控制模块平台的FPGA实现的，字符/图形的叠加采用位图方式，包括：通过wishbone总线和用户进行数据交换的wishbone总线接口模块；将总线上用户输入的数据存入存储器的显示更新模块；存储用户输入数据的存储器接口模块；用于缓存叠加显示信息的显示缓冲控制模块；响应叠加通道仲裁模块数据读取存储器请求、显示更新模块数据写入存储器请求和wishbone总线接口模块FIFO数据缓冲区更新请求的调度器模块；针对多路不同视频所设置的多路视频信号处理模块；响应显示缓冲控制模块数据读取请求信号的多路叠加通道仲裁模块；用于视频叠加状态设置的状态寄存器模块。
本发明还可以采用如下技术措施:
所述的wishbone总线接口模块为Mico32控制模块，用户通过由所述接口写入或者读出状态寄存器信息；状态寄存器存储每路视频的字符/图形叠加位置、叠加像素宽度和是否允许叠加字符/图形的信息；将多路视频的字符/图形的叠加信息预先写入视频叠加显示缓冲区，显示缓冲区控制模块可以缓存字符/图形叠加数据。
所述的显示缓冲模块分为两个显示缓冲区，叠加控制模块通过显示缓冲控制模块交替从这两个显示缓冲区取出视频的字符/图形叠加数据；显示缓冲区使用FPGA内部的嵌入式RAM实现，通过显示缓冲控制模块向叠加仲裁模块发出读取存储器请求将数据轮流写入显示缓冲区1或显示缓冲区2中，然后通过显示缓冲控制模块将缓冲区的数据分时轮流取出，供 OSD视频叠加控制模块使用。
所述的多路视频信号处理模块分别处理多路非同步视频的信号，依据视频信号产生正确的数据读请求信号，并且可以根据状态寄存器设置的叠加偏移地址产生叠加位置偏移使能，根据显示使能状态寄存器产生显示使能信号。
所述的多路叠加通道仲裁模块对多路视频信号处理模块发出的数据信号和多路显示缓冲控制模块发出的读取数据请求信号进行协调；在接收到多路视频信号处理模块发出的数据读请求，从存储器中读出要叠加的字符/图形数据到对应视频显示缓冲区中，显示缓冲控制模块将显示缓冲的数据送给叠加控制模块，并当显示缓冲数据为空时发出数据读请求为其填充。
所述的调度器模块分别处理显示更新模块FIFO数据缓冲区写入存储器请求信号、叠加通道仲裁模块存储器读取请求信号和wishbone总线接口模块FIFO数据缓冲区写入请求信号的调度协调，当FIFO数据缓冲区有数据更新时，系统等待叠加空闲，显示更新模块将FIFO数据缓冲区中的数据更新到存储器中。
所述的字符/图形叠加控制模块共有多路，每个模块控制叠加字符/图形到对应视频；在状态寄存器禁止该路叠加时，叠加控制器不理会显示缓冲区中的叠加数据，不产生控制信号；在状态机寄存器允许该路叠加功能时，叠加控制模块在接收到行场信号采集模块产生的叠加开始信号后，根据显示缓冲区中的数据产生控制信号和叠加信息，叠加控制模块依照状态寄存器所设置的像素宽度可以调整叠加在视频上的字符/图形的像素宽度。
本发明具有的优点和积极效果是:
本发明的多通道OSD视频叠加控制器，采用单片Mico32控制模块平台的FPGA实现，可以同时将任意用户自定义单色字符/图形叠加到多路非同步视频信号中，字符/图形叠加基于位图方式，叠加效果更加稳定。用户只需将要叠加的字符/图形通过Mico32控制模块的Wishbone总线写入到存储器中即可，字符/图形完全由用户自己定义，并且多路视频的叠加字符/图形均由Mico32的接口模块写入，多路视频叠加控制器仅需要一片ROM或者FLASH ROM来存储字符/图形即可。不仅解决了现有叠加控制器只能叠加芯片内部的字符/图形（或者最多16个用户自定义字符/图形）的缺点，同时减少了存储芯片的使用数量，降低了生产成本和使用成本。
附图说明
附图中表现了本发明的一个实施例——16通道的OSD视屏叠加控制器，并对此进行详细说明。
图1是本发明的多通道OSD视频叠加控制器的结构框图；
图2是本发明的多通道OSD视频叠加控制器在实际应用中的结构框图。
具体实施方式
下面结合附图详细说明本发明的具体实施例。
图1是本发明的多通道OSD视频叠加控制器的结构框图。
如图1所示，本发明的16通道OSD视频叠加控制器，字符/图形的叠加采用位图方式，其结构是基于Mico32控制模块平台的FPGA实现的，包括：可以通过wishbone总线和用户进行数据交换的wishbone总线接口模块；用于将总线上用户输入的数据存入存储器的显示更新模块；用于存储用户输入数据的存储器接口模块；用于缓存叠加显示信息的显示缓冲控制模块；用于响应叠加通道仲裁模块数据读取存储器请求、显示更新模块数据写入存储器请求和wishbone总线接口模块FIFO数据缓冲区更新请求的调度器模块；多路视频信号处理模块；用于响应显示缓冲控制模块数据读取请求信号的多路叠加通道仲裁模块；用于视频叠加状态设置的状态寄存器模块。
Mico32控制模块，用户通过wishbone总线，可以写入或者读出状态寄存器信息；状态寄存器存储每路视频的字符/图形叠加位置、叠加像素宽度和是否允许叠加字符/图形的信息；将16路视频的字符/图形的叠加数据预先写入数据缓冲区模块，数据缓冲区模块可以缓存字符/图形叠加数据。
16路视频信号处理模块，分别处理16路非同步视频信号，依据视频信号产生正确的数据读请求信号，并且可以根据状态寄存器设置的叠加偏移地址产生叠加位置偏移使能，根据显示使能状态寄存器产生显示使能信号。
叠加通道仲裁模块对16路视频信号处理模块发出的数据信号和16路显示缓冲控制模块发出的读取数据请求信号进行协调；在接收到多路视频信号处理模块发出的数据读请求，从存储器中读出要叠加的字符/图形数据到对应视频显示缓冲区中，显示缓冲控制模块将显示缓冲的数据送给叠加控制模块，并当显示缓冲数据为空时发出数据读请求为其填充。
字符/图形叠加控制模块共有16路，每个模块控制叠加字符/图形到对应视频；在状态寄存器禁止该路叠加时，叠加控制器不理会显示缓冲区中的叠加数据，不产生控制信号；在状态寄存器允许该路叠加功能时，叠加控制模块在接收到视频信号处理模块产生的叠加开始信号后，根据显示缓冲区中的数据产生控制信号和叠加信息，叠加控制模块依照状态寄存器所设置的像素宽度可以调整叠加在视频上的字符/图形的像素宽度。
图2是本发明的16通道OSD视频叠加控制器在实际应用中的结构框图。
如图2所示，Mico32控制模块通过Wishbone总线与视频叠加控制模块进行通讯，视频的行场分离电路将该路视屏的行场信号送到OSD视频叠加控制模块的行场采集端口，存储器与OSD视频叠加控制模块的内部存储器接口相连，OSD视频叠加控制模块将叠加控制信号和字符/图形发送给字符/视频插入器。以上就构成了16通道视频字符/图形叠加系统。
本发明的多通道OSD视频叠加控制器，采用单片Mico32控制模块平台的FPGA实现，可以同时将任意用户自定义单色字符/图形叠加到多路非同步视频信号中，字符/图形叠加基于位图方式，叠加效果更加稳定。用户只需将要叠加的字符/图形通过Mico32控制模块的Wishbone总线写入到存储器中即可，字符/图形完全由用户自己定义，并且多路视频的叠加字符/图形均由Mico32的接口模块写入，多路视频叠加控制器仅需要一片ROM或者FLASH ROM来存储字符/图形即可，解决了现有叠加控制器只能叠加芯片内部的字符/图形（或者最多16个用户自定义字符/图形）的缺点，同时减少了存储芯片的使用数量。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例公开如上，然而，并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当然会利用揭示的技术内容作出些许更动或修饰，成为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均属于本发明技术方案的范围内。
Claims (7)
1.一种多通道OSD视频叠加控制器，其特征在于：其结构是基于Mico32控制模块平台的FPGA实现的，字符/图形的叠加采用位图方式，包括：通过wishbone总线和用户进行数据交换的wishbone总线接口模块；将总线上用户输入的数据存入存储器的显示更新模块；存储用户输入数据的存储器接口模块；用于缓存叠加显示信息的显示缓冲控制模块；响应叠加通道仲裁模块数据读取存储器请求、显示更新模块数据写入存储器请求和wishbone总线接口模块FIFO数据缓冲区更新请求的调度器模块；针对多路不同视频所设置的多路视频信号处理模块；响应显示缓冲控制模块数据读取请求信号的多路叠加通道仲裁模块；用于视频叠加状态设置的状态寄存器模块。
2.根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于：wishbone总线接口模块为Mico32控制模块，用户通过由所述接口写入或者读出状态寄存器信息；状态寄存器存储每路视频的字符/图形叠加位置、叠加像素宽度和是否允许叠加字符/图形的信息；将多路视频的字符/图形的叠加信息预先写入视频叠加显示缓冲区，显示缓冲区控制模块可以缓存字符/图形叠加数据。
3.根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于：显示缓冲模块分为两个显示缓冲区，叠加控制模块通过显示缓冲控制模块交替从这两个显示缓冲区取出视频的字符/图形叠加数据；显示缓冲区使用FPGA内部的嵌入式RAM实现，通过显示缓冲控制模块向叠加仲裁模块发出读取存储器请求将数据轮流写入显示缓冲区1或显示缓冲区2中，然后通过显示缓冲控制模块将缓冲区的数据分时轮流取出，供 OSD视频叠加控制模块使用。
4.根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于：多路视频信号处理模块分别处理多路非同步视频的信号，依据视频信号产生正确的数据读请求信号，并且可以根据状态寄存器设置的叠加偏移地址产生叠加位置偏移使能，根据显示使能状态寄存器产生显示使能信号。
5.根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于：多路叠加通道仲裁模块对多路视频信号处理模块发出的数据信号和多路显示缓冲控制模块发出的读取数据请求信号进行协调；在接收到多路视频信号处理模块发出的数据读请求，从存储器中读出要叠加的字符/图形数据到对应视频显示缓冲区中，显示缓冲控制模块将显示缓冲的数据送给叠加控制模块，并当显示缓冲数据为空时发出数据读请求为其填充。
6.根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于：调度器模块分别处理显示更新模块FIFO数据缓冲区写入存储器请求信号、叠加通道仲裁模块存储器读取请求信号和wishbone总线接口模块FIFO数据缓冲区写入请求信号的调度协调，当FIFO数据缓冲区有数据更新时，系统等待叠加空闲，显示更新模块将FIFO数据缓冲区中的数据更新到存储器中。
7.根据权利要求1所述的多通道OSD视频叠加控制器，其特征在于：字符/图形叠加控制模块共有多路，每个模块控制叠加字符/图形到对应视频；在状态寄存器禁止该路叠加时，叠加控制器不理会显示缓冲区中的叠加数据，不产生控制信号；在状态机寄存器允许该路叠加功能时，叠加控制模块在接收到行场信号采集模块产生的叠加开始信号后，根据显示缓冲区中的数据产生控制信号和叠加信息，叠加控制模块依照状态寄存器所设置的像素宽度可以调整叠加在视频上的字符/图形的像素宽度。
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