CN102034867A - 半导体元件及其制造方法 - Google Patents
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Abstract
本发明涉及的半导体元件的特征在于包括：第一导电型的半导体基板；在此半导体基板上形成的第一导电型的漏极层；在此漏极层上形成的第二导电型的第一主体层；第一导电型的多个源极层；以及填埋在多个沟槽内的栅极电极；其中所述第一导电型的多个源极层在所述第一主体层表面，在第一方向及与此第一方向正交的第二方向上隔开配置成交错格子状；所述多个沟槽在所述第一主体层表面的第三方向上延伸，且排列在与所述第三方向正交的第四方向上，并贯穿所述源极层及所述第一主体层而到达所述漏极层内；所述栅极电极隔着绝缘膜填埋于所述沟槽内。所述第四方向上的所述源极层的宽度、及所述源极层与相邻的源极层的间隔之和，小于相邻的所述沟槽的间隔。
Description
本申请是基于且主张2009年9月24日申请的先前的日本专利申请案第2009-218560号的优先权的权益，此申请的全文以引用的方式并入本文。
技术领域
本发明涉及一种半导体元件及其制造方法。
背景技术
在功率MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管或IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)中，已开发出多种能实现低导通阻抗化、高速化、单元节距微小化等的沟槽型(trench)产品。在具有沟栅(trench gate)结构的功率MOS晶体管中，众所周知的是为了确保输出耐压及实现低导通阻抗而将沟栅制作成凹凸形状、且将N源极层及P+主体层配置成交错状的功率MOS晶体管(例如，参考日本专利公开2009-76738号公报)。
所述公报中记载的沟槽功率MOS晶体管在使晶体管形状微小化的情况下，存在掩模对准裕度(mask alignment margin)变少而难以确保输出耐压的问题。而且，如果不留有掩模对准裕度，则有可能导致成品率下降。
发明内容
本发明涉及的半导体元件的特征在于包括第一导电型的半导体基板、第一导电型的漏极层、第二导电型的第一主体层、第一导电型的多个源极层、以及填埋在多个沟槽内的栅极电极；其中第一导电型漏极层形成在第一导电型半导体基板上；第二导电型的第一主体层设置在所述漏极层表面；所述第一导电型的多个源极层在所述第一主体层表面，在第一方向上以第一间隔、而在与所述第一方向正交的第二方向上以第二间隔隔开配置成交错格子状，且在所述第一方向上具有第一宽度，在所述第二方向上具有第二宽度；所述多个沟槽在所述第一主体层表面的第三方向上延伸，且排列在与所述第三方向正交的第四方向上，并贯穿所述源极层及所述第一主体层而到达所述漏极层内；所述栅极电极是隔着栅极绝缘膜而填埋在所述沟槽内，所述栅极绝缘膜设置在所述沟槽的底部及侧面；且所述第四方向上的所述源极层的宽度、及所述源极层与相邻的源极层的间隔之和，小于相邻的所述沟槽的间隔。
附图说明
图1是表示本发明实施例1的沟槽功率MOS晶体管的俯视图。
图2是沿着图1的A-A线的沟槽功率MOS晶体管的截面图。
图3是沿着图1的B-B线的沟槽功率MOS晶体管的截面图。
图4是表示本发明实施例1的沟槽功率MOS晶体管在击穿时所产生的载流子的流动的图。
图5是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。
图6是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。
图7是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。
图8是表示本发明实施例1的沟槽功率MOS晶体管的制造工序的截面图。
图9是表示本发明实施例1的使P+主体层旋转后的沟槽功率MOS晶体管的俯视图。
图10是表示本发明实施例1的配置着圆形P+主体层的沟槽功率MOS晶体管的俯视图。
图11是表示本发明实施例1的配置着不规则节距的矩形P+主体层的沟槽功率MOS晶体管的俯视图。
图12是表示本发明实施例1的附加着条纹状P+主体层的沟槽功率MOS晶体管的俯视图。
图13是表示本发明实施例2的沟槽功率MOS晶体管的俯视图。
图14是表示沿着图13的C-C线沟槽功率MOS晶体管的反转层的形成的图。
图15是表示本发明实施例2的使P+主体层旋转后的沟槽功率MOS晶体管的俯视图。
图16是表示本发明实施例3的沟槽功率MOS晶体管的俯视图。
[符号的说明]
1 N+硅基板
2 N漏极层
3 P主体层
4 沟槽
5 栅极绝缘膜
6 栅极电极膜
7、7a、7b N源极层
8、8a P+主体层
9 绝缘膜
10 开口部
11 源极电极
12 漏极电极
20 掩模材料
21 氧化硅膜
22 抗蚀膜
40 沟栅
80～87 沟槽功率MOS晶体管
Lsb、Lb、Wb P+主体层尺寸
Ln、Wn N源极层尺寸
Wbb P主体层尺寸
Wbp P+主体层节距
Wnp N源极层节距
Wt 沟槽宽
Wtk 沟槽间隔
Wtp 沟槽节距
具体实施方式
以下，参考附图来说明本发明的实施例。
[实施例1]
首先，参考附图来说明本发明实施例1的半导体元件及其制造方法。图1是表示沟槽功率MOS晶体管的俯视图，图2是沿着图1的A-A线的沟槽功率MOS晶体管的截面图，图3是沿着图1的B-B线的沟槽功率MOS晶体管的截面图。本实施例中，将N源极层及P+主体层配置成交错格子状，且使N源极层的宽度与P+主体层的宽度之和小于沟栅的间隔。
如图1所示，沟槽功率MOS晶体管80是具有沟栅结构的硅NchMOS晶体管。沟槽功率MOS晶体管80中，将多个沟栅40在图中垂直方向上并列配置成条纹状。沟栅40的宽度为沟槽宽度Wt，间隔为沟槽间隔Wtk，节距为沟槽节距Wtp。
N源极层7及P+主体层8具有矩形形状，且相对于沟栅40而成直角(图中水平方向)地配置成交错格子状。对P+主体层8而言，水平方向尺寸为P+主体层尺寸Wb，垂直方向尺寸为P+主体层尺寸Lb，水平方向节距为P+主体层节距Wbp。对N源极层7而言，水平方向尺寸为N源极层尺寸Wn，垂直方向尺寸为N源极层7尺寸Ln。N源极层7及P+主体层8被沟栅40断开且不设置在沟栅40的正下方。
其中，P+主体层节距Wbp与P+主体层尺寸Wb、N源极层尺寸Wn的关系被设定为：
Wbp＝Wb+Wn……(式1)。
P+主体层节距Wbp、沟槽间隔Wtk、及沟槽节距Wtp的关系被设定为：
Wbp＜Wtk＜Wtp……(式2)。
也就是说，通过此设定，在水平方向的沟栅40之间，存在设置着P+主体层8、N源极层7、及P+主体层8的区域和设置着N源极层7、P+主体层8、及N源极层7的区域。另外，与沟栅40相接的N源极层7与在图中水平方向上邻接配置的P+主体层8相接。与沟栅40相接的N源极层7与在图中上侧邻接配置的P+主体层8相接。而且，与沟栅40相接的N源极层7与在图中下侧邻接配置的P+主体层8相接。
此处，将沟栅40形成为条纹状，但也可以形成为网格状。
如图2所示，沟槽功率MOS晶体管80中，在N+硅基板1的第一主面(表面)上设置着N漏极层2。在N漏极层2的第一主面(表面)上设置着P主体层3。在P主体层3的第一主面(表面)上设置着相互邻接配置的N源极层7及P+主体层8。
以贯穿N源极层7、P+主体层8、及P主体层3并到达N漏极层2的方式设置着沟槽4。在所述沟槽4中，埋设着含有栅极绝缘膜5及栅极电极膜6的沟栅40。在N源极层7、P+主体层8、及沟栅40上，设置着作为层间绝缘膜的绝缘膜9。对沟栅40上的绝缘膜9选择性地进行蚀刻而设置开口部10。在绝缘膜9及开口部10上，以覆盖开口部10的方式设置着源极电极11。在N+硅基板1的与第一主面(表面)相向的第二主面(背面)上设置着漏极电极12。
如图3所示，沟槽功率MOS晶体管80中，在N+硅基板1的第一主面(表面)上设置着N漏极层2。在N漏极层2的第一主面(表面)上设置着P主体层3。在P主体层3的第一主面(表面)上设置着相互邻接配置的N源极层7及P+主体层8。在N源极层7及P+主体层8上设置着源极电极11。在N+硅基板1的与第一主面(表面)相向的第二主面(背面)上设置着漏极电极12。
接着，参考图4来说明沟槽功率MOS晶体管的输出耐压。图4是沟槽功率MOS晶体管在击穿(break down)时所产生的载流子的流动的图，图4(a)是表示载流子的流动的截面图，图4(b)是图4(a)的区域A的俯视图。
如图4(a)所示，如果对沟槽功率MOS晶体管80的漏极侧施加高电压，则N漏极层2与P主体层3的接面(junction)会被击穿，从而在沟栅40的侧面底部(接面附近的N漏极层2)产生载流子。
设置着P+主体层8的一侧的载流子是沿垂直方向朝P主体层3
P+主体层8
源极电极11流动，并从源极排出。
另一方面，设置着N源极层7的一侧的载流子如图4(a)及图4(b)所示，沿水平方向朝P主体层3
P+主体层8(向邻接配置的3个P+主体层8)流动，且沿垂直方向朝P+主体层8
源极电极11流动，并从源极排出。
这样，无论是设置着P+主体层8的一侧还是设置着N源极层7的一侧，击穿时所产生的载流子均会从源极迅速地排出。因此，可大幅抑制寄生npn双极性晶体管(N漏极层2为集电极，P主体层3为基极，N源极层7为发射极)的动作。由此可抑制输出耐压(雪崩耐量(avalanche capability))的下降，从而确保较高的输出耐压(雪崩耐量)。另外，由于未使用对准标记而是将N源极层7及P+主体层8形成为交错格子状(详情将在下文叙述)，故即便将形状微小化，也不会导致沟槽功率MOS晶体管80的成品率下降。
接下来，参考图5至8来说明沟槽功率MOS晶体管的制造方法。图5至图8是表示沟槽功率MOS晶体管的制造工序的截面图。
如图5所示，首先，在均匀且高浓度地掺杂着N型杂质(例如3×1019cm-3)的N+硅基板1上，通过硅外延生长法形成以较低浓度掺杂着N型杂质的N漏极层2(例如外延厚度为3.5μm)。此处，在外延生长时，优选利用N+硅基板1中的高浓度杂质难以自掺杂(auto doping)的较低温度条件。
在形成N漏极层2之后，对N漏极层2的表面进行硼离子注入(例如加速电压为400eV，剂量为8×1012cm-2)及高温热处理，在N漏极层2上形成P型杂质浓度较低的P主体层3。此处，离子注入是将未图示的抗蚀膜作为掩模来进行的。
在形成P主体层3之后，在P主体层3上形成掩模材料20(例如氮化硅膜(Si3N4膜))。将未图示的抗蚀膜作为掩模，并使用例如RIE(Reactive Ion Etching，反应离子蚀刻)法对掩模材料20选择性地进行蚀刻。
在剥离抗蚀膜之后，将掩模材料20作为掩模，使用例如RIE法以贯穿P主体层3且使N漏极层2的上部露出的方式形成沟槽4(例如沟槽宽度Wt为0.18μm)。进行RIE后处理，且进行RIE损伤处理及沟槽4的清洁。
其次，如图6所示，使用热氧化法形成栅极绝缘膜5。在栅极绝缘膜5上，以填埋沟槽4的方式堆积非掺杂(undoped)多晶硅膜。对非掺杂多晶硅膜进行N型杂质的离子注入，并进行高温热处理而形成N+多晶硅膜。对N+多晶硅膜、掩模材料20、栅极绝缘膜5进行平坦化研磨，以使P主体层3露出，从而在沟槽4中形成沟栅40。此处堆积的是非掺杂多晶硅膜，但也可堆积高浓度掺杂着N型杂质的N+多晶硅膜来代替所述非掺杂多晶硅膜。
接着，如图7所示，使用热氧化法形成膜厚较薄的氧化硅膜21。隔着氧化硅膜21来对P主体层3的整个表面进行N型杂质的离子注入。此时的离子注入例如是使用As(砷)离子，加速电压为65eV，剂量为3×1015cm-2。
然后，如图8所示，在去除氧化硅膜21之后，形成抗蚀膜22。抗蚀膜22的节距为P+主体层节距Wbp。将抗蚀膜22作为掩模来对P主体层3的表面进行P型杂质的离子注入。此时的离子注入例如是以如下3次注入B(硼)离子的：加速电压220eV，剂量3×1012cm-2；加速电压100eV，剂量2×1014cm-2；加速电压55eV，剂量6×1015cm-2。此外，以加速电压40eV、剂量3×1015cm-2注入BF2离子。
所述抗蚀膜22以与未使用对准标记的最初的曝光工序同样的方式形成。也就是说，并未将掩模的对准标记对准于晶片表面所形成的基准标记，因而并未高精度地设定沟栅40与P+主体层8的位置关系。
在剥离抗蚀膜22之后，进行高温热处理，使N型离子注入层活化而形成N源极层7，使P型离子注入层活化而形成P+主体层8。因离子注入有P型杂质的区域的N型离子注入层的浓度较低，所以此区域成为P+主体层8。
在形成交错格子状的N源极层7及P+主体层8之后，形成周知的层间绝缘膜、开口部、电极等，从而完成沟槽功率MOS晶体管80。
此处，将沟槽功率MOS晶体管80的P+主体层8，在相对于条纹状的沟栅垂直的方向上规则地配置成交错状，但也可将沟槽功率MOS晶体管形成为其他形状。
图9是使N源极层及P+主体层旋转后的沟槽功率MOS晶体管的俯视图。如图9所示，沟槽功率MOS晶体管81中，使形成为交错格子状的N源极层7及P+主体层8相对于并列配置成条纹状的沟栅40旋转来配置。
此处，将在相对于沟栅40垂直的方向上的N源极层7的宽度、与P+主体层8的宽度之和设定为小于沟栅40的间隔。
图10是表示配置着圆形P+主体层的沟槽功率MOS晶体管的俯视图。如图10所示，沟槽功率MOS晶体管82中，相对于并列配置成条纹状的沟栅40，将多个圆形P+主体层8等间隔地配置在水平方向上。圆形P+主体层8的节距形成为P+主体层节距Wbp，且设定为小于沟栅40的间隔。此处，将P+主体层8形成为圆形，但不必限定于此。例如，也可将P+主体层8形成为三角形或者n边形(其中，n大于等于5)。
图11是配置着不规则节距的矩形P+主体层的沟槽功率MOS晶体管的俯视图。如图11所示，沟槽功率MOS晶体管83中，相对于并列配置成条纹状的沟栅40，形成为交错格子状且为不规则矩形的N源极层7及P+主体层8设置在水平方向上。不规则的P+主体层8的节距至少形成为小于等于P+主体层节距Wbp，且设定为小于沟栅40的间隔。
图12是进一步附加着条纹状P+主体层的沟槽功率MOS晶体管的俯视图。如图12所示，沟槽功率MOS晶体管84中，相对于在垂直方向上并列配置成条纹状的沟栅40，设置着形成为交错格子状的N源极层7与P+主体层8、及在水平方向上配置成条纹状的P+主体层8a。P+主体层8a的垂直方向的P+主体层尺寸Lsb不同于P+主体层8的垂直方向的P+主体层尺寸Lb。
以所述方式配置着P+主体层8的沟槽功率MOS晶体管84可与图1所示的沟槽功率MOS晶体管80同样地确保输出耐压。此外，通过控制P+主体层尺寸Lsb而可控制导通状态的通道比(channel ratio)，从而可控制导通阻抗值。
如上所述，本实施例的半导体元件及其制造方法中，将多个沟栅40并列配置成条纹状。N源极层7及P+主体层8在相对于沟栅40垂直的方向上配置成交错格子状。N源极层7及P+主体层8被沟栅40断开且不设置在沟栅40的正下方。N源极层7的宽度与P+主体层8的宽度之和小于沟栅40的间隔。沟槽4是将掩模材料20作为掩模，使用RIE法以贯穿P主体层3且使N漏极层2表面露出的方式而形成。沟槽4中埋设着构成沟栅的栅极绝缘膜5及栅极电极膜6。N源极层7是通过整面As(砷)离子注入法及高温热处理而形成。P+主体层8是通过将未使用对准标记所形成的抗蚀膜作为掩模的离子注入法及高温热处理而形成。
因此，可大幅抑制寄生npn双极性晶体管的动作，即便在使沟槽功率MOS晶体管80微小化的情况下也可确保输出耐压。另外，即便使形状微小化，也无需考虑掩模对准裕度，所以不会出现沟槽功率MOS晶体管80的成品率的下降。
另外，本实施例适用于Nch沟槽功率MOS晶体管，但也可适用于Pch沟槽功率MOS晶体管。而且，本实施例适用于硅沟槽功率Mos晶体管，但不必限定于此。还可适用于使用了SiC或GaN等的功率器件。
[实施例2]
接下来，参考附图来说明本发明的实施例2的半导体元件。图13是表示沟槽功率MOS晶体管的俯视图，图14是表示沿着图13的C-C线沟槽功率MOS晶体管的反转层的形成的图。本实施例中，将N源极层配置成交错格子状，将条纹状的P+主体层配置在相对于条纹状的沟栅垂直的方向上。
以下，对与实施例1相同的构成部分标注相同的符号，省略该部分的说明，仅对不同的部分加以说明。
如图13所示，沟槽功率MOS晶体管85是具有沟栅结构的硅NchMOS晶体管。沟槽功率MOS晶体管85中，将多个沟栅40并列配置在图中的垂直方向上。沟槽功率MOS晶体管85中，N+硅基板及N漏极层的结构虽未图示但与实施例1相同。
N源极层7a及P主体层3具有矩形形状，且相对于沟栅40成直角(图中水平方向)地配置成交错格子状。条纹状的P+主体层8a配置在相对于沟栅40垂直的方向上。N源极层7a及P主体层3配置成与实施例1的N源极层7及P+主体层8相同的形状。也就是说，N源极层7a的宽度与P主体层3的宽度之和小于沟栅40的间隔。
此处，N源极层7a是通过将抗蚀膜作为掩模的离子注入法及高温热处理而形成。所述抗蚀膜以与未使用对准标记的最初的曝光工序相同的方式形成。P+主体层8a是通过将抗蚀膜作为掩模的离子注入法及高温热处理而形成。所述抗蚀膜以与未使用对准标记的最初的曝光工序相同的方式形成。N源极层7及P+主体层8a被沟栅40断开且不设置在沟栅40的正下方。
此处，在设置于沟槽功率MOS晶体管85终端部的P主体层3的外侧端部设置着P+主体层8(未图示)。
如图14所示，沟槽功率MOS晶体管85在对栅极施加栅极电压Vg后导通。此时，在源极层7a正下方的通道区域B(在沟栅40的侧面，源极层7a与N漏极层2之间的P主体层3)中形成反转层。同时，在沟栅40侧面的通道区域C(沟栅40侧面的P主体层3)中形成反转层。
沟槽功率MOS晶体管85与实施例1同样地可大幅抑制寄生npn双极性晶体管(N漏极层2为集电极，P主体层3为基极，N源极层7a为发射极)的动作。因此，可抑制输出耐压(雪崩耐量)的下降，从而确保高输出耐压(雪崩耐量)。另外，当对栅极施加栅极电压Vg时，在沟栅40侧面的P主体层3中也形成着反转层，因此可实现比实施例1更低的低导通阻抗。此时，可通过控制P+主体层8的宽度(图13中为纵向的宽度)而控制导通状态的通道比。因此，可任意地控制沟槽功率MOS晶体管85的导通阻抗。
此处，将沟槽功率MOS晶体管85的N源极层7a配置成交错状，且将条纹状的P+主体层8a配置在相对于沟栅40垂直的方向上，但也可以将沟槽功率MOS晶体管形成为其他形状。
图15是使P+主体层旋转后的沟槽功率MOS晶体管的俯视图。如图15所示，沟槽功率MOS晶体管86中，相对于并列配置成条纹状的沟栅40，将形成为交错格子状的N源极层7a及P主体层3配置在水平方向上，且使条纹状的P+主体层8a旋转来配置。
如上所述，本实施例的半导体元件中，将多个沟栅40并列配置成条纹状。N源极层7a及P主体层3在相对于沟栅40垂直的方向上配置成交错格子状。P+主体层8a在相对于沟栅40垂直的方向上设置成条纹状。N源极层7a及P+主体层8a被沟栅40断开且不设置在沟栅40的正下方。N源极层7a的宽度与P主体层3的宽度之和小于沟栅40的间隔。
因此，除实施例1的效果之外，在对栅极施加栅极电压Vg时会在沟栅40侧面的P主体层3中形成反转层，因此可实现比实施例1更低的低导通阻抗。此时，可通过控制P+主体层8的宽度而控制导通状态的通道比。因此，可任意地控制沟槽功率MOS晶体管85的导通阻抗。
[实施例3]
接下来，参考附图来说明本发明实施例3的半导体元件。图16是表示沟槽功率MOS晶体管的俯视图。本实施例中，将条纹状的N源极层相对于条纹状的沟栅平行配置，将条纹状的P+主体层相对于条纹状的沟栅垂直配置。
以下，对与实施例1相同的构成部分标注相同符号，省略该部分的说明，仅对不同的部分加以说明。
如图16所示，沟槽功率MOS晶体管87是具有沟栅结构的硅NchMOS晶体管。沟槽功率MOS晶体管87中，将多个沟栅40并列配置在图中的垂直方向上。沟槽功率MOS晶体管87中，未图示的N+硅基板及N漏极层的结构与实施例1相同。
N源极层7b具有条纹形状，且相对于条纹状的沟栅40平行配置。P+主体层8a具有条纹形状，且相对于条纹状的沟栅40垂直配置。N源极层7b与P+主体层8a交叉的部分因P+主体层8a的杂质浓度较高而成为P+主体层8a。
N源极层7b是通过将抗蚀膜作为掩模的离子注入法及高温热处理而形成。所述抗蚀膜以与未使用对准标记的最初的曝光工序相同的方式形成。P+主体层8a是通过将抗蚀膜作为掩模的离子注入法及高温热处理而形成。所述抗蚀膜以与未使用对准标记的最初的曝光工序相同的方式形成。N源极层7b及P+主体层8a被沟栅40断开且不设置在沟栅40的正下方。
P主体层3形成在上下设置的P+主体层8a与左右设置的N源极层7b之间。而且，P主体层3形成在上下设置的P+主体层8a与左右设置的N源极层7b及沟栅40之间。对N源极层7b而言，横向尺寸为N源极层尺寸Wn，横向节距为N源极层节距Wnp。对P主体层3而言，横向尺寸为P主体层尺寸Wbb。
此处，虽未图示，但在设置于沟槽功率MOS晶体管87终端部的P主体层3的外侧端部设置着P+主体层。
此处，N源极层节距Wnp、P主体层尺寸Wbb、及N源极层尺寸Wn的关系被设定为：
Wnp＝Wbb+Wn……(式3)。
N源极层节距Wnp、沟槽间隔Wtk、及沟槽节距Wtp的关系被设定为：
Wnp＜Wtk＜Wtp……(式4)。
也就是说，通过此设定，在水平方向的沟栅40之间，存在设置着N源极层7、P主体层3、及N源极层7的区域和设置着P主体层3、N源极层7、及P主体层3的区域。
如上所述，本实施例的半导体元件中，将多个沟栅40并列配置成条纹状。N源极层7b相对于沟栅40平行地配置。P+主体层8a在相对于沟栅40垂直的方向上设置成条纹状。N源极层7b及P+主体层8a被沟栅40断开且不设置在沟栅40的正下方。N源极层7b的宽度与P主体层3的宽度之和小于沟栅40的间隔。
因此，除实施例1的效果之外，在对栅极施加栅极电压Vg时会在沟栅40侧面的P主体层3中形成反转层，因此可实现比实施例1更低的低导通阻抗。
本发明并不限定于所述实施例，在不脱离本发明的主旨的范围内可进行各种变更。
所述实施例适用于沟槽功率MOS晶体管，但也可适用于沟槽IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)。另外，实施例是在形成沟栅之后形成N源极层及P+主体层，但也可代替此，在形成N源极层及P+主体层之后形成沟栅。
Claims (18)
1.一种半导体元件，其特征在于包括：
第一导电型的半导体基板；
第一导电型的漏极层，设置在所述半导体基板上，且杂质浓度低于所述半导体基板；
第二导电型的第一主体层，设置在所述漏极层表面；
第一导电型的多个源极层，在所述第一主体层表面，在第一方向上以第一间隔、而在与所述第一方向正交的第二方向上以第二间隔隔开配置成交错格子状，且在所述第一方向上具有第一宽度，在所述第二方向上具有第二宽度；
多个沟槽，在所述第一主体层表面的第三方向上延伸，且排列在与所述第三方向正交的第四方向上，并贯穿所述源极层及所述第一主体层而到达所述漏极层内；以及
栅极电极，隔着栅极绝缘膜填埋于所述沟槽内，所述栅极绝缘膜设置在所述沟槽的底部及侧面；且
所述第四方向上的所述源极层的宽度、及所述源极层与相邻的源极层的间隔之和，小于相邻的所述沟槽的间隔。
2.根据权利要求1所述的半导体元件，其特征在于：
所述第一间隔与所述第一宽度、及所述第二间隔与所述第二宽度分别在所述第一方向及所述第二方向上不规则地变化。
3.根据权利要求1所述的半导体元件，其特征在于：
所述第一间隔与所述第一宽度、及所述第二间隔与所述第二宽度分别在所述第一方向及所述第二方向上为固定。
4.根据权利要求3所述的半导体元件，其特征在于：
在所述源极层间的所述第一主体层表面还设置着第二导电型的第二主体层，该第二主体层与所述源极层邻接且杂质浓度高于所述第一主体层；所述第二主体层在所述第一主体层的表面配置成交错格子状。
5.根据权利要求4所述的半导体元件，其特征在于：
所述第二主体层的平面形状为圆形或者n边形(n≥3)的形状。
6.根据权利要求4所述的半导体元件，其特征在于：
还包括第二导电型的第三主体层，其杂质浓度高于所述第一主体层且在所述第四方向上延伸，所述沟槽贯穿所述第三主体层。
7.根据权利要求4所述的半导体元件，其特征在于：
所述第一方向与所述第三方向不平行。
8.根据权利要求4所述的半导体元件，其特征在于：
所述第一方向与所述第三方向平行，所述源极层的所述第二间隔与所述第二宽度之和，小于所述第四方向上相邻的所述沟槽的所述间隔。
9.根据权利要求3所述的半导体元件，其特征在于：
还包括第二导电型的第二主体层，其杂质浓度高于所述第一主体层且在所述第四方向上延伸，所述沟槽贯穿所述第二主体层，在配置成所述交错格子状的所述源极层之间，所述第一主体层的表面露出。
10.根据权利要求9所述的半导体元件，其特征在于：
所述第一方向与所述第三方向不平行。
11.根据权利要求9所述的半导体元件，其特征在于：
所述第一方向与所述第三方向平行，所述源极层的所述第二间隔与所述第二宽度之和，小于所述第四方向上相邻的所述沟槽的所述间隔。
12.根据权利要求3所述的半导体元件，其特征在于：
还包括第二导电型的第二主体层，其杂质浓度高于所述第一主体层且在从所述第四方向倾斜的方向上延伸，所述沟槽贯穿所述第二主体层，在配置成所述交错格子状的所述源极层之间，所述第一主体层的表面露出。
13.一种半导体元件，其特征在于包括：
第一导电型的半导体基板；
第一导电型的漏极层，设置在所述半导体基板上，且杂质浓度低于所述半导体基板；
第二导电型的第一主体层，设置在所述漏极层表面；
第一导电型的源极层，设置在所述第一主体层表面；
第二导电型的第二主体层，设置在所述第一主体层表面，与所述源极层交叉，且杂质浓度高于所述第一主体层及所述源极层；
沟槽，设置成贯穿所述第二主体层或者所述源极层，还贯穿所述第一主体层，并使所述漏极层表面露出；以及
沟栅，以填埋所述沟槽的方式设置着，且含有设置在所述沟槽的底部及侧面的栅极绝缘膜、与设置在所述栅极绝缘膜上的栅极电极膜；
所述源极层在俯视时相对于所述沟栅平行地配置，所述第二主体层在俯视时相对于所述沟栅垂直地配置，在相对于所述沟栅垂直的方向上观察时，所述源极层的节距小于所述沟栅间隔。
14.一种半导体元件的制造方法，其特征在于包括以下工序：
在第一导电型的半导体基板上，形成杂质浓度低于所述半导体基板的第一导电型的漏极层；
在所述漏极层表面形成第二导电型的第一主体层；
形成贯穿所述第一主体层且使所述漏极层表面露出的沟槽；
以填埋所述沟槽的方式形成沟栅，所述沟栅含有设置在所述沟槽的底部及侧面的栅极绝缘膜、与设置在所述栅极绝缘膜上的栅极电极膜；
对所述第一主体层及所述沟栅的整个表面进行第一导电型的杂质离子的离子注入；
在所述第一主体层及所述沟栅表面，形成节距小于所述沟栅间隔的抗蚀膜；
将所述抗蚀膜作为掩模，对所述第一主体层及所述沟栅表面进行第二导电型的杂质离子的离子注入；以及
将所述抗蚀膜剥离后，进行高温热处理，使离子注入层活化，从而在所述第一主体层表面形成第一导电型的源极层、及杂质浓度高于第一主体层的第二导电型的第二主体层。
15.根据权利要求14所述的半导体元件的制造方法，其特征在于：
在形成所述抗蚀膜的工序中，不使用对准标记而进行光刻。
16.根据权利要求14所述的半导体元件的制造方法，其特征在于：
在形成所述抗蚀膜的工序中，所述抗蚀剂的图案重复且隔开配置在第一方向及与所述第一方向正交的第二方向上并形成为交错格子状。
17.根据权利要求16所述的半导体元件的制造方法，其特征在于：
所述第一方向与所述沟槽的延伸方向平行。
18.根据权利要求16所述的半导体元件的制造方法，其特征在于：
所述第一方向与所述沟槽的延伸方向交叉。
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