CN102024754A

CN102024754A - 半导体器件的制作方法

Info

Publication number: CN102024754A
Application number: CN 200910195841
Authority: CN
Inventors: 邹立; 罗飞
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-09-17
Filing date: 2009-09-17
Publication date: 2011-04-20
Anticipated expiration: 2029-09-17
Also published as: CN102024754B

Abstract

一种半导体器件的制作方法，包括：提供半导体衬底，所述的半导体衬底上具有突出结构；采用沉积工艺在所述的半导体衬底上依次沉积第一介质层和刻蚀阻挡层，所述刻蚀阻挡层和第一介质层在突出结构对应位置的上表面高于其它位置的上表面；采用旋涂工艺在刻蚀阻挡层上形成在不同位置上表面相同的第二介质层；采用第一刻蚀工艺刻蚀所述第二介质层至暴露出刻蚀阻挡层的最高点；采用第二刻蚀工艺刻蚀所述的第二介质层、刻蚀阻挡层以及第一介质层，直至完全去除所述刻蚀阻挡层。所述的方法在整个晶圆上不同位置余下的第一介质层的厚度是相同的，并且可以实现减小第一介质层厚度，从而提高半导体器件的光灵敏度的目的。

Description

半导体器件的制作方法

技术领域

本发明涉及半导体制造领域，尤其设计一种半导体器件的制作方法。

背景技术

互补金属氧化物半导体图像传感器(CMOS image sensor，CIS)芯片是一种将光信号转换为电信号的半导体器件，近年来，由于在电路集成，能量消耗和制造成本方面的诸多优点，CIS得到了快速发展。高性能的CIS芯片需要弱暗电流(low dark current)，较大的动态工作范围以及高敏感度等。

CIS芯片的敏感度计算公式如下：

敏感度＝入射光子导致的电压降/(入射光强度*曝光时间)

其中，敏感度的单位是mV/Lux*Second，Lux是入射光强度的单位。

参考附图1所示，为包含光敏原件的CIS芯片的结构示意图，附图中，在半导体衬底10内具有浅沟槽隔离结构11(STI)，相邻的浅沟槽隔离结构11之间形成有光敏原件例如发光二极管12，所述的半导体衬底10上，还形成有CMOS管等。附图1所示的CIS芯片还包括位于半导体衬底与第一金属层M1之间的前金属介电层(Pre Metal Dielectric，PMD)层，其厚度为H0，位于第一金属层M1与第二金属层M2之间的第一金属层间介电层(InterMetal Dielectric，IMD)层，其厚度为H1，位于第二金属层M2与第三金属层M3之间的第二IMD层，其厚度为H2，当然，附图1仅仅是一个结构简图，并未完全画出CIS芯片的完整内部结构，并且，其M1，M2，M3以及IMD层也仅仅是为了举例的简单表示，实际中，所述金属层以及IMD层的层数根据工艺设计的需要而定。

所述的CIS芯片工作时，入射光14从芯片表面通过第二IMD层，第一IMD层，PMD层并照射到发光二极管12上时，启动发光二极管将光信号转换为电信号。但是，在入射光从芯片表面照射到发光二极管的过程中，由于第二IMD层，第一IMD层和PMD层对部分入射光的吸收和反射，导致到达发光二极管的光强度衰减。一般来说，入射光从芯片表面到达发光二极管所经过的路径越长，光强度衰减越厉害。因此，如果能够缩短入射光从芯片表面到达发光二极管的路径，就能够减少光强度的衰减。

为了缩短入射光从芯片表面到达发光二极管的路径，传统工艺是采用化学机械抛光工艺(CMP)过抛光所述第二IMD层，第一IMD层和PMD层，以减小第二IMD层，第一IMD层和PMD层的厚度。然而，由于CMP工艺的限制，过抛光会导致PMD层和IMD层(包括第二IMD层和第一IMD层)厚度的不均匀性，例如，过抛光后，晶圆边缘剩余的PMD或者IMD层的厚度远小于晶圆中心处剩余的PMD或者IMD层的厚度，随着抛光时间和抛光厚度的增加，这种厚度差会继续变大。

参考附图2A，为包含半导体衬底和介质层的晶圆的结构示意图，提供半导体衬底100，所述的半导体衬底100中可以形成有半导体器件例如发光二极管和CMOS器件，还可以是形成有半导体器件以及PMD层，层间介电层(ILD)，IMD层，互连结构中的一种或者任意多种的组合。所述半导体衬底100上，形成有突出的结构110，所述的突出的结构110可以是栅极，用于互连的金属连线，插塞等等任意可能出现的结构。一般来说，所述的突出结构总是会存在于任意半导体衬底的表面，在半导体器件的制作工艺中，总是会在所述的突出结构上沉积介质层，为了较好的在所述的突出结构之间填充介质层，采用高密度等离子体沉积的方法沉积氧化硅或者氮氧化硅等材料，作为第一介质层120，所述的第一介质层的厚度例如2000～8000埃，由于突出结构的存在，所述的第一介质层120的表面是凸凹不平的，随后，在所述的第一介质层120的表面继续采用常规工艺沉积第二介质层130，所述的第二介质层130的厚度例如是4000～15000埃，材料例如为TEOS，所述的TEOS是主要成分为二氧化硅的绝缘材料。之后，对所述的第二介质层和第一介质层进行CMP工艺，为了减小所述的抛光后的剩余的第一介质层和第二介质层的厚度，进行过抛光。由于CMP工艺对晶圆边缘和晶圆中心抛光速率的不均匀性，导致在晶圆边缘和晶圆中心形成厚度差，随着抛光工艺的进一步进行，厚度差的数值变大。参考附图2B至附图2C所示，分别为进行CMP过抛光导致晶圆中心的芯片和晶圆边缘的芯片厚度差的结构示意图，其中，附图2B所示晶圆中心的芯片上介质层的厚度为D₀，附图2C所示晶圆边缘的芯片上介质层的厚度为，D₀与D₁的厚度差可以达到1300埃。

根据器件性能以及工艺设计的需要，通常在CIS芯片的制作工艺中，含有PMD层以及多个IMD层，如果对每一个介质层都进行过抛光，则晶圆中心处和晶圆边缘处的厚度差就会变的更大，这种厚度差的存在会导致晶圆边缘处的芯片中的光电二极管的敏感性增加，导致晶圆边缘处芯片中的光电二极管过敏感，最终导致良率的下降。

发明内容

本发明提供一种半导体器件的制作方法，以解决现有的半导体器件制作方法中，晶圆的边缘位置和中心位置形成的芯片的介质层厚度差较大的缺陷。

一种半导体器件的制作方法，包括：

提供半导体衬底，所述的半导体衬底上具有突出结构；

采用沉积工艺在所述的半导体衬底上依次沉积第一介质层和刻蚀阻挡层，所述刻蚀阻挡层和第一介质层在突出结构对应位置的上表面高于其它位置的上表面；

采用旋涂工艺在刻蚀阻挡层上形成在不同位置上表面相同的第二介质层；

采用第一刻蚀工艺刻蚀所述第二介质层至暴露出刻蚀阻挡层的最高点；

采用第二刻蚀工艺刻蚀所述的第二介质层、刻蚀阻挡层以及第一介质层，直至完全去除所述刻蚀阻挡层。

由于采用了上述技术方案，与现有技术相比，本发明具有以下优点：

采用本实施例所述的方法，无需采用CMP工艺，采用旋涂工艺，第二介质层(DUO材料)被平坦的形成在具有凸凹不平表面的第一介质层和刻蚀阻挡层上，在随后采用第一刻蚀剂刻蚀第二介质层的工艺中，刻蚀阻挡层的存在使刻蚀工艺进行至刻蚀阻挡层的最高点时通过刻蚀终点控制系统自行终止，避免了刻蚀剂对各个膜层刻蚀速率不同导致的厚度差异，随后，选用对第二介质层、刻蚀阻挡层和第一介质层刻蚀速率相同的第二刻蚀剂，去除余下的第二介质层，刻蚀阻挡层，以及第一介质层的突出部分，直至完全去除刻蚀阻挡层厚，留下设定厚度并且表面平坦的第一介质层。由于一直采用各向异性的刻蚀的方法，而这种蚀刻方法很容易就可以实现整片晶圆范围内蚀刻速率的高度一致性，所以最后整片晶圆上不同位置余下的第一介质层的厚度是相同的，并且，易于控制第一介质层的最终厚度，可以实现减小第一介质层厚度，从而提高半导体器件的光灵敏度的目的。

附图说明

图1为为包含光敏原件的CIS芯片的结构示意图；

图2A为包含半导体衬底和介质层的晶圆的结构示意图；

图2B至图2C为进行CMP过抛光导致晶圆中心的芯片和晶圆边缘的芯片厚度差的结构示意图；

图3至图8为本发明具体实施方式所述的半导体器件制作方法的各步骤器件的结构示意图；

图9为刻蚀阻挡层中氮原子的信号强度变化曲线；

图10以及11分别为晶圆中心位置和晶圆边缘位置芯片上介质层厚度的比较图。

具体实施方式

根据背景技术所述，现有技术中增加CIS芯片的敏感度的方法是采用过CMP工艺抛光晶圆的介质层(包括层间介质层ILD，金属间介质层IMD，以及金属前介质层PMD)，以减小介质层的厚度，但是，由于CMP工艺对中心位置和晶圆边缘位置的抛光速率不同，因此，晶圆所述方法会导致晶圆中心位置和晶圆边缘位置表面的高度差过大，致使晶圆的良率下降。因此，本发明提出一种方法，在介质层形成后，在介质层上沉积刻蚀阻挡层，之后通过旋涂工艺在介质层上形成DUO层，然后采用刻蚀工艺依次刻蚀DUO层，刻蚀阻挡层以及介质层的突出部分，使介质层达到设定的厚度，并具有平坦的表面，避免了由于CMP工艺过抛光带来的缺陷。

下面结合附图对本发明的具体实施方式做详细的说明。

本实施例提供一种半导体器件的制作方法，包括：

步骤S1，提供半导体衬底200，所述的半导体衬底200上具有突出结构210；参考附图3所示，为包含半导体衬底的晶圆的结构示意图，所述的半导体衬底200中可以形成有半导体器件例如发光二极管和CMOS器件，还可以是形成有半导体器件以及PMD层，ILD层，IMD层，互连结构中的一种或者任意多种的组合。所述半导体衬底200上，形成有突出的结构210，所述的突出的结构210可以是栅极，用于互连的金属连线，插塞等任意可能出现的结构。一般来说，所述的突出结构总是会存在于任意半导体衬底的表面。

步骤S2，采用沉积工艺在所述的半导体衬底200上依次沉积第一介质层220和刻蚀阻挡层230，所述刻蚀阻挡层230和第一介质层220在突出结构210上的表面高度大于其它位置的表面高度；

参考附图4所示，在所述的突出结构210上沉积第一介质层220，由于突出结构210的存在以及沉积工艺的特性，所述的第一介质层220的表面是凸凹不平的，其在突出结构210上的表面高度大于其它位置的表面高度。为了在所述的突出结构之间较好的填充第一介质层，本实施例采用高密度等离子体沉积的方法沉积氧化硅或者氮氧化硅等材料作为第一介质层220，所述的第一介质层的厚度应该比最终期望的第一介质层的厚度厚150～300埃，例如为2000～8000埃。

随后，在所述的第一介质层220的表面继续采用常规工艺沉积刻蚀阻挡层230，所述的刻蚀阻挡层230的厚度例如为200～500埃，所述刻蚀阻挡层用作后续第一次刻蚀DUO层的刻蚀终点。所述的刻蚀阻挡层230的材料例如为氮化硅或者氮氧化硅等含有氮元素的介质材料。

步骤S3，参考附图5所示，采用旋涂工艺在刻蚀阻挡层上形成第二介质层240；所述第二介质层240的材料例如是DUO，所述的DUO是一种Honeywell公司生产的以氧化硅为主要成分的绝缘材料，由于其常规状态下为液态，因此，可以以旋涂(Spin-on)的工艺形成，旋涂工艺的特点是可以在凸凹不平的表面上形成表面平坦的膜层，所述的DUO层完全填充刻蚀阻挡层的突出部分之间的空间，并且高于刻蚀阻挡层的最高点，较好的，所述的DUO层的厚度高于第一介质层最高点500～1000埃，可以保证形成的DUO层表面具有较高的平坦度。

采用旋涂工艺形成DUO层之后，烘烤所述第二介质层使其固化，所述的的烘烤温度为150～300摄氏度，时间为1～30分钟。优选的，在200℃的温度条件下烘烤120秒左右，以使DUO层固化。

之后，为了使DUO层的刻蚀速率与刻蚀阻挡层和第一介质层的刻蚀速率相同，对所述的DUO层进行等离子体处理，在氮气或者惰性气体环境中，等离子体处理的工艺条件为：压强0.3～3Torr，等离子射频功率(Radio Frequencypower)为800～3000W，晶圆温度为250～350℃，处理时间为30～60秒，其中氮气或者惰性气体的流量为1500～3500sccm。

步骤S4，参考附图6所示，采用第一刻蚀工艺刻蚀所述第二介质层240至暴露出刻蚀阻挡层230的最高点；所述的第一刻蚀工艺为：刻蚀剂包括CF₄，CHF₃，O₂，可选的，CF₄的气体流量为20～50sccm，CHF₃的气体流量为10～40sccm，O₂的气体流量为5～20sccm，更进一步，第一刻蚀工艺的压强为30～100mT，等离子射频功率(RF power)为200～500W。

步骤S5，参考附图7和附图8所示，采用第二刻蚀工艺刻蚀所述第二介质层240、刻蚀阻挡层230以及第一介质层至完全去除刻蚀阻挡层。所述的第二刻蚀工艺为：刻蚀剂包括CHF₃，CH₂F₂，Ar，可选的，CHF₃的气体流量为20～40sccm，CH₂F₂的气体流量为10～30sccm，Ar的气体流量为100～200sccm，更进一步，第一刻蚀工艺的压强为40～120mT，等离子射频功率(RF power)为200～400W。

步骤S4以及步骤S5所述的第一刻蚀工艺以及第二刻蚀工艺的刻蚀终点通过终点检测系统实现，所述的终点检测系统通过检测含氮离子/原子浓度的变化，实现刻蚀终点的判断。参考附图9所示的刻蚀阻挡层中氮原子的信号强度变化曲线，图中的纵坐标表示检测到的含氮原子的信号强度，其中的含氮原子来源于刻蚀阻挡层中的氮化硅膜，检测到的含氮原子的信号强，表示暴露在刻蚀离子下的氮化硅膜增多。

当采用第一刻蚀工艺开始刻蚀所述第二介质层时，检测到含氮原子的信号强度为0，随着采用第一刻蚀工艺刻蚀第二介质层工艺的进行，到达T-1时间时，信号强度陡然增大，表示刻蚀工艺已经进行到刻蚀阻挡层的最高点(附图6所示的结构)，已经有氮化硅离子暴露在第一刻蚀工艺的刻蚀剂中。

由于第一刻蚀剂对第二介质层和刻蚀阻挡层的刻蚀速率不同，因此，当到达T-1时间时，变换刻蚀剂，采用第二刻蚀工艺继续进行刻蚀，所述的第二刻蚀工艺选用的刻蚀剂对第二介质层，刻蚀阻挡层以及第一介质层的刻蚀速率近似，不会导致刻蚀之后晶圆界面的高度差。所述的采用第二刻蚀剂进行对第二介质层，刻蚀阻挡层以及第一介质层同时进行刻蚀的工艺进行至T-2时，信号检测到的氮原子的信号强度又一次徒然增加，这表示采用第二刻蚀剂进行刻蚀的工艺已经进行到了刻蚀阻挡层的最低部(附图7所示的结构)，此时，第二介质层已经被完全刻蚀去除，继续采用第二刻蚀剂进行刻蚀，刻蚀工艺继续进行至T-3时，完全去除刻蚀阻挡层，所述刻蚀工艺继续进行，至T-4时停止。从T-3至T-4的时间为过刻蚀时间，通常小于10s，此步骤的目的在于通过过刻蚀保证刻蚀阻挡层被完全去除，并预留下设定厚度的第一介质层。

从T-1至T-4的时间都采用第二刻蚀工艺进行。

采用本实施例所述的方法，无需采用CMP工艺，采用旋涂工艺，第二介质层(DUO材料)被平坦的形成在具有凸凹不平表面的第一介质层和刻蚀阻挡层上，在随后采用第一刻蚀剂刻蚀第二介质层的工艺中，刻蚀阻挡层的存在使刻蚀工艺进行至刻蚀阻挡层的最高点时通过刻蚀终点控制系统自行终止，避免了刻蚀剂对各个膜层刻蚀速率不同导致的厚度差异，随后，选用对第二介质层、刻蚀阻挡层和第一介质层刻蚀速率相同的第二刻蚀剂，去除余下的第二介质层，刻蚀阻挡层，以及第一介质层的突出部分，直至完全去除刻蚀阻挡层厚，留下设定厚度并且表面平坦的第一介质层，也就是所，余下的第一介质层的表面不再具有突出结构。由于一直采用各向异性的刻蚀的方法，而这种蚀刻方法很容易就可以实现整片晶圆范围内蚀刻速率的高度一致性，所以最后整片晶圆上不同位置余下的第一介质层的厚度是相同的，并且，易于控制第一介质层的最终厚度，可以实现减小第一介质层厚度，从而提高半导体器件的光灵敏度的目的。

参考附图10以及附图11所示，为晶圆中心位置和晶圆边缘位置芯片上介质层厚度的比较图，在最早形成的第一介质层厚度为7200埃的情况下，通过本实施例所述的工艺，采用刻蚀工艺刻蚀，简报并平坦化所述第一介质层厚，晶圆中心的第一介质层厚度为3850埃，晶圆边缘位置的第一介质层的厚度为3920埃，所述的厚度差满足工艺设计的需要，因此，认为晶圆表面平坦度较高。而采用现有工艺，在第一介质层厚度为5000埃，第二介质层厚度为11000埃的情况下，通过将近200秒的CMP工艺平坦化和减薄，晶圆中心的第一介质层厚度为4000埃，晶圆边缘位置的第一介质层的厚度为2900埃，其平坦度远远不如本实施例所述的方法形成的晶圆表面的平坦度。

采用本实施例所述的方法形成的半导体器件，由于比较容易的控制第一介质层的厚度，因此，可以提高含有光敏器件的半导体产品的光敏感性，并且提高了产品良率。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体器件的制作方法，其特征在于，包括：

提供半导体衬底，所述的半导体衬底上具有突出结构；

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，进一步包括采用第二刻蚀工艺进一步过刻蚀所述第一介质层，形成设定厚度的第一介质层。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，采用旋涂工艺在刻蚀阻挡层上形成在不同位置上表面相同的第二介质层之后，进一步包括：烘烤所述第二介质层使其固化；采用等离子体处理所述第二介质层，使第二刻蚀工艺刻蚀剂对第二介质层的刻蚀速率与对刻蚀阻挡层和第一介质层的刻蚀速率相同。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述的烘烤所述第二介质层使其固化的温度为150～300摄氏度，时间为1～30分钟。

5.根据权利要求3所述的半导体器件的制作方法，其特征在于，采用等离子体处理的工艺为：压强0.3～3Torr，等离子射频功率为800～3000W，晶圆温度为250～350℃，处理时间为30～60秒，其中氮气或者惰性气体的流量为1500～3500sccm。

6.根据权利要求1所述的半导体器件的制作方法，其特征在于，第一刻蚀工艺的刻蚀剂包括CF₄，CHF₃，O₂，CF₄的气体流量为20～50sccm，CHF₃的气体流量为10～40sccm，O₂的气体流量为5～20sccm。

7.根据权利要求1所述的半导体器件的制作方法，其特征在于，第二刻蚀工艺的刻蚀剂包括CHF₃，CH₂F₂，Ar，CHF₃的气体流量为20～40sccm，CH₂F₂的气体流量为10～30sccm，Ar的气体流量为100～200sccm。

8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述的突出结构为栅极结构或者金属互连线结构。

9.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述的第一介质层采用高密度等离子体沉积工艺形成。

10.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述的第二介质层材料为DUO。

11.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述的刻蚀阻挡层材料为氮化硅或者氮氧化硅。