CN101980365A - 画素结构及其制造方法 - Google Patents

Abstract

一种画素结构。基板具有第一、第二组件区。第一多晶硅图案位于第一组件区内。第一绝缘图案位于第一多晶硅图案上。第二多晶硅图案位于第二组件区内。第二绝缘图案位于第二多晶硅图案上，且第一绝缘图案与第二绝缘图案彼此分离。绝缘层覆盖第一与第二绝缘图案。第一与第二栅极位于绝缘层上。第一覆盖层覆盖第一与第二栅极。第一源极/漏极金属层位于第一覆盖层上且分别与第一多晶硅图案中的第一源极/漏极区电性连接。第二源极/漏极金属层位于第一覆盖层上分别与第二多晶硅图案中的第二源极/漏极区电性连接。第二覆盖层覆盖第一源极/漏极金属层以及第二源极/漏极金属层。画素电极位于第二覆盖层上且与第一漏极金属层电性连接。

Description

画素结构及其制造方法

【技术领域】

本发明是有关于一种画素结构及其制造方法，且特别是有关于一种具有多晶硅薄膜晶体管的画素结构及其制造方法。

【背景技术】

薄膜晶体管(Thin Film Transistor，TFT)为应用于显示器的驱动组件。其中，低温多晶硅(Low Temperature Poly-Silicon，LTPS)薄膜晶体管是一种有别于传统的非晶硅薄膜晶体管的组件。因为低温多晶硅薄膜晶体管的电子迁移率可以达到200cm²/V-sec以上，所以可制作出尺寸更小的薄膜晶体管，进而能增加开口率(aperture ratio)。藉此，可提升显示器亮度并减少电力的消耗。

一般多晶硅薄膜晶体管是在多晶硅岛状图案中形成信道区、源极区以及漏极区。之后，在多晶硅岛状图案上覆盖一层栅极绝缘层，再于栅极绝缘层上形成栅极。然，由于多晶硅岛状图案具有一定的高度(或称为厚度)，栅极绝缘层可能因为多晶硅岛状图案侧壁的高度而有不良的阶梯覆盖性。如此，将导致栅极与多晶硅岛状图案之间产生漏电。

【发明内容】

本发明提供一种画素结构及其制造方法，其可以减少画素结构中的多晶硅薄膜晶体管的栅极与多晶硅岛状图案之间产生漏电的问题。

本发明提出一种画素结构，其包括基板、第一多晶硅图案、第一绝缘图案、第二多晶硅图案、第二绝缘图案、绝缘层、第一栅极、第二栅极、第一覆盖层、第一源极金属层以及第一漏极金属层、第二源极金属层以及第二漏极金属层、第二覆盖层以及画素电极。基板具有第一组件区以及第二组件区。第一多晶硅图案位于第一组件区内，且第一多晶硅图案具有第一源极区、第一漏极区以及第一信道区。第一绝缘图案位于第一多晶硅图案上。第二多晶硅图案位于第二组件区内，且第二多晶硅图案具有第二源极区、第二漏极区以及第二信道区。第二绝缘图案位于第二多晶硅图案上，其中第一绝缘图案与第二绝缘图案彼此分离。绝缘层覆盖第一绝缘图案与第二绝缘图案。第一栅极位于第一信道区上方的绝缘层上。第二栅极位于第二信道区上方的绝缘层上。第一覆盖层覆盖第一栅极与第二栅极。第一源极金属层以及第一漏极金属层位于第一覆盖层上且分别与第一源极区以及第一漏极区电性连接。第二源极金属层以及第二漏极金属层位于第一覆盖层上分别与第二源极区以及第二漏极区电性连接。第二覆盖层覆盖第一源极金属层、第一漏极金属层、第二源极金属层以及第二漏极金属层。画素电极位于第二覆盖层上且与第一漏极金属层电性连接。

本发明另提出一种画素结构的制造方法。首先提供基板，其具有第一组件区以及第二组件区。在基板上依序形成多晶硅层以及绝缘材料层。同时图案化绝缘材料层以及多晶硅层以于第一组件区内形成第一多晶硅图案以及第一绝缘图案，并且在第二组件区内形成第二多晶硅图案以及第二绝缘图案，其中第一绝缘图案与第二绝缘图案彼此分离。在第一多晶硅图案中形成第一源极区、第一漏极区以及第一信道区。在第二多晶硅图案中形成第二源极区、第二漏极区以及第二信道区。形成绝缘层以覆盖第一绝缘图案与第二绝缘图案。于第一信道区上方的绝缘层上形成第一栅极。于第二信道区上方的绝缘层上形成第二栅极。形成第一覆盖层以覆盖第一栅极与第二栅极。于第一覆盖层上形成第一源极金属层以及第一漏极金属层，其分别与第一源极区以及第一漏极区电性连接。于第一覆盖层上形成第二源极金属层以及第二漏极金属层，其分别与第二源极区以及第二漏极区电性连接。形成第二覆盖层以覆盖第一源极金属层、第一漏极金属层、第二源极金属层以及第二漏极金属层。于第二覆盖层上形成画素电极，所述画素电极与第一漏极金属层电性连接。

基于上述，在第一多晶硅图案上的第一绝缘图案与第二多晶硅图案上的第二绝缘图案是彼此分离，且另一绝缘层是覆盖住上述的第一绝缘图案以及第二绝缘图案。此种结构可以减少栅极与多晶硅图案之间的漏电情形。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

【附图说明】

图1A至图1H是依据本发明的一实施例的画素结构的制造流程剖面示意图。

图2A至图2D是依据本发明的另一实施例的画素结构的制造流程剖面示意图。

图3A为对应图1G的第一组件区N与电容区C的上视示意图。

图3B为对应图1G的第二组件区P的上视示意图。

图4A为对应图2C的第一组件区N与电容区C的上视示意图。

图4B为对应图2C的第二组件区P的上视示意图。

【主要组件符号说明】

100：基板

102：多晶硅层

102a，102b，102c：多晶硅图案

104：绝缘材料

104a，104b，104c：绝缘图案

106：图案化光阻层

106a，106b：光阻图案

108：绝缘层

110，112：覆盖层

T1、T2：主动组件

G1、G2：栅极

S1、S2：源极区

D1、D2：漏极区

CH1、CH2：信道区

LDD：浅掺杂漏极区

CL：电容电极

V，V1～V5：接触窗

SM1、SM2：源极金属层

DM1、DM2：漏极金属层

CM：电容器金属层

PE：画素电极

N、P：组件区

C：电容区

【具体实施方式】

第一实施例

图1A至图1H是依据本发明的一实施例的画素结构的制造流程剖面示意图。请参照图1A，首先提供基板100。基板100主要是作为承载组件之用，其材质可为玻璃、石英、有机聚合物或是金属等等。基板100具有第一组件区N以及第二组件区P。根据本发明的一实施例，基板100可选择性地包括电容区C。本实施例是以具有电容区C为范例，但不限于此。于其它实施例中，电容区C也可不存在。根据本实施例，后续于第一组件区N中所形成的主动组件例如是N型多晶硅薄膜晶体管，且第二组件区P中所形成的主动组件例如是P型多晶硅薄膜晶体管。

之后，在基板100上依序形成多晶硅层102以及绝缘材料层104。形成多晶硅层102的方法例如是先沉积一层非晶硅材料，之后对所述非晶硅材料进行雷射退火程序，以使非晶硅材料转变成多晶硅层。此外，形成绝缘材料层104的方法例如是利用化学气相沉积法或是物理气相沉积法，且其材质可为氧化硅、氮化硅、氮氧化硅或其它合适的材料。

接着，在绝缘材料104上形成图案化光阻层106。所述图案化光阻层106具有第一光阻图案106a以及第二光阻图案106b，且第一光阻图案106a的厚度大于第二光阻图案106b的厚度。第一组件区N的绝缘材料104上方有第一光阻图案106a、在第二组件区P的绝缘材料104上方有第一光阻图案106a及第二光阻图案106b，且第二光阻图案106b位于第一光阻图案106a的两侧、以及在电容区C的绝缘材料104上方具有第二光阻图案106b。形成图案化光阻层106的方法例如是先涂布一层光阻材料，之后利用灰阶光罩或半色调光罩对光阻材料进行微影程序以图案化光阻材料。

之后，利用图案化光阻层106作为蚀刻罩幕，对多晶硅层102以及绝缘材料层104进行蚀刻程序，以于第一组件区N内形成第一多晶硅图案102a以及第一绝缘图案104a，在第二组件区P内形成第二多晶硅图案102b以及第二绝缘图案104b，并且在电容区C内形成第三多晶硅图案102c以及第三绝缘图案104c，如图1B所示。

换言之，在上述的图案化程序(蚀刻程序)中，绝缘材料层104以及多晶硅层102是同时被图案化，以于第一组件区N内形成第一多晶硅图案102a以及第一绝缘图案104a，在第二组件区P内形成第二多晶硅图案102b以及第二绝缘图案104b，并且在电容区C内形成第三多晶硅图案102c以及第三绝缘图案104c。因此，在进行上述的图案化程序之后，第一绝缘图案104a、第二绝缘图案104b以及第三绝缘图案104c是彼此分离开来的。

请参照图1C，根据本发明的一较佳实施例，在进行上述的图案化程序(蚀刻程序)之后，可更进一步对第一多晶硅图案102a、第一绝缘图案104a、第二多晶硅图案102b、第二绝缘图案104b、第三多晶硅图案102c以及第三绝缘图案104c进行侧向蚀刻程序。所述侧向蚀刻程序是利用图案化光阻层106保护或遮蔽住第一绝缘图案104a、第二绝缘图案104b以及第三绝缘图案104c的顶部，且暴露出第一多晶硅图案102a、第一绝缘图案104a、第二多晶硅图案102b、第二绝缘图案104b、第三多晶硅图案102c以及第三绝缘图案104c的侧壁，因而可以蚀刻掉第一多晶硅图案102a、第一绝缘图案104a、第二多晶硅图案102b、第二绝缘图案104b、第三多晶硅图案102c以及第三绝缘图案104c的侧壁局部的厚度。

之后，进行一光阻层灰化程序，以移除图案化光阻层106的第二光阻图案106b以及部分第一光阻层106a，以使部分的第二绝缘图案104b以及部分的第三绝缘图案104c暴露出，如图1D所示。接着，进行离子植入程序，以于第三多晶硅图案102c中植入离子，并且于第二多晶硅图案102b中形成第二主动组件T2的第二源极区S2、第二漏极区D2以及第二信道区CH2。根据本实施例，上述的离子植入程序是植入P型离子，因而在进行上述的离子植入程序之后，第三多晶硅图案102c成为掺杂P型离子的多晶硅图案，且第二源极区S2与第二漏极区D2则分别为P型掺杂区。

根据本实施例，如图1D所示，于移除图案化光阻层106的第二光阻图案106b时或之后，可更进一步进行另一蚀刻处理步骤。所述蚀刻处理步骤可进一步移除位于第二源极区S2以及第二漏极区D2上方的第二绝缘图案104b的一部分厚度，并且移除第三绝缘图案104c的一部分厚度。因此，第三绝缘图案104c的厚度以及位于第二源极区S2以及第二漏极区D2上方的第二绝缘图案104b的厚度都会比第一绝缘图案104a的厚度薄。

根据本发明的一较佳实施例，如图1E所示，上述的蚀刻处理步骤可进一步使第一绝缘图案104a与第一多晶硅图案102a具有坡度侧壁，使第二绝缘图案104b与第二多晶硅图案102b具有坡度侧壁，并且使第三绝缘图案104c与第三多晶硅图案102c具有坡度侧壁。换言之，第一绝缘图案104a与第一多晶硅图案102a的侧壁并非陡峭垂直的侧壁而是为缓坡侧壁。第二绝缘图案104b与第二多晶硅图案102b的侧壁也不是陡峭垂直的侧壁而是为缓坡侧壁。第三绝缘图案104c与第三多晶硅图案102c的侧壁亦不是陡峭垂直的侧壁而是为缓坡侧壁。

之后，请参照图1F，移除图案化光阻层的第一光阻图案106a。然后，在基板100上形成绝缘层108，覆盖第一绝缘图案104a、第二绝缘图案104b及第三绝缘图案104c。形成绝缘层108的方法例如是利用化学气相沉积法或是物理气相沉积法，且其材质可为氧化硅、氮化硅、氮氧化硅或其它合适的材料。值得一提的是，在本实施例中，绝缘层108的材料可不同或相同于第一绝缘图案104a、第二绝缘图案104b与第三绝缘图案104c的材质。举例来说，第一绝缘图案104a、第二绝缘图案104b与第三绝缘图案104c的材质为氧化硅，则绝缘层108的材料则使用氮化硅，或是第一绝缘图案104a、第二绝缘图案104b、第三绝缘图案104c与绝缘层108的材质皆为氮化硅，本发明并不限于此。

接着，在第一组件区N的绝缘层108上形成第一主动组件T1的第一栅极G1，在第二组件区P的绝缘层108上形成第二主动组件T2的第二栅极G2，并且在电容区C的绝缘层108上形成电容电极CL。第一栅极G1、第二栅极G2以及电容电极CL一般是使用金属材料。然，本发明不限于此，根据其它实施例，第一栅极G1、第二栅极G2以及电容电极CL也可以使用其它导电材料。

接着，在第一多晶硅图案102a中形成第一主动组件T1的第一源极区S1、第一漏极区D1以及第一信道区CH1。根据本实施例，形成第一源极区S1与第一漏极区D1的方法例如是进行N型离子植入程序，因而第一源极区S1与第一漏极区D1分别为N型掺杂区。根据本实施例，可进一步在第一源极区S1与第一信道区CH1之间以及第一漏极区D1与第一信道区CH1之间形成浅掺杂漏极区LDD。

请参照图1G，在基板100上形成第一覆盖层110以覆盖第一栅极G1、第二栅极G2以及电容电极CL。第一覆盖层110的材料可为无机材料、有机材料或其它合适的材料。之后，于第一覆盖层110上形成第一源极金属层SM1以及第一漏极金属层DM1，其分别通过接触窗V1、V2与第一源极区S1以及第一漏极区D1电性连接。在此同时，于第一覆盖层110上形成第二源极金属层SM2以及第二漏极金属层DM2，其分别通过接触窗V4、V5与第二源极区S2以及第二漏极区D2电性连接。此外，更于第一覆盖层110上形成电容器金属层CM，其与第一漏极金属层DM1电性连接并且通过接触窗V3与第三多晶硅图案102c电性连接。

图3A为对应图1G的第一组件区N与电容区C的上视示意图。图3B为对应图1G的第二组件区P的上视示意图。换言之，在完成图1G的步骤之后所形成的结构的上视图即如图3A以及图3B所示。请参照图3A以及图3B由于第一绝缘图案104a与第一多晶硅图案102a具有坡度侧壁，因此第一多晶硅图案102a不会完全被第一绝缘图案104a所遮蔽。换言之，第一多晶硅图案102a的边缘会被第一绝缘图案104a所暴露出来。类似地，第二绝缘图案104b与第二多晶硅图案102b具有坡度侧壁，因此第二多晶硅图案102b不会完全被第二绝缘图案104b所遮蔽。换言之，第二多晶硅图案102b的边缘会被第二绝缘图案104b所暴露出来。同样地，第三绝缘图案104c与第三多晶硅图案102c具有坡度侧壁，因此第三多晶硅图案102c不会完全被第三绝缘图案104c所遮蔽。换言之，第三多晶硅图案102c的边缘会被第三绝缘图案104c所暴露出来。

之后，请参照图1H，在基板100上形成第二覆盖层112以覆盖第一源极金属层SM1、第一漏极金属层DM1、第二源极金属层SM2、第二漏极金属层DM2以及电容器金属层CM。第二覆盖层112的材料可为无机材料、有机材料或其它合适的材料。之后，于第二覆盖层112上形成画素电极PE，且画素电极PE通过接触窗V与第一漏极金属层DM1电性连接。画素电极PE可为透明画素电极、反射画素电极或是半穿透半反射画素电极。

根据上述实施例的方法所形成的画素结构如图1H所示，其包括基板100、第一多晶硅图案102a、第一绝缘图案104a、第二多晶硅图案102b、第二绝缘图案104b、绝缘层108、第一栅极G1、第二栅极G2、第一覆盖层110、第一源极金属层SM1以及第一漏极金属层DM1、第二源极金属层SM2以及第二漏极金属层DM2、第二覆盖层112以及画素电极PE。根据本发明的一实施例，所述画素结构可选择性地包含第三多晶硅图案102c、第三绝缘图案104c以及电容电极CL。

基板100具有第一组件区N、第二组件区P以及电容区C。

第一多晶硅图案102a位于第一组件区N内，且第一多晶硅图案102a具有第一源极区S1、第一漏极区D1以及第一信道区CH1。根据本实施例，第一源极区S1与第一信道区CH1以及第一漏极区D1与第一信道区CH1之间可进一步包括浅掺杂漏极区LDD。第一绝缘图案104a位于第一多晶硅图案102a上。根据本发明的一较佳实施例，第一绝缘图案104a与第一多晶硅图案102a构成堆栈层，且构成堆栈层的第一绝缘图案104a与第一多晶硅图案102a具有坡度侧壁。

第二多晶硅图案102b位于第二组件区P内，且第二多晶硅图案102b具有第二源极区S2、第二漏极区D2以及第二信道区CH2。第二绝缘图案104b位于第二多晶硅图案102b上。根据本发明的一较佳实施例，第二绝缘图案104b与第二多晶硅图案102b具有坡度侧壁。此外，根据本实施例，位于第二源极区S2以及第二漏极区D2上方的第二绝缘图案104b的厚度小于位于第二信道区CH2上方的第二绝缘图案104b的厚度。

第三多晶硅图案102c位于电容区C内，且第三绝缘图案104c位于第三多晶硅图案102c上。特别是，第三绝缘图案104c、第二绝缘图案104b及第一绝缘图案104a彼此分离。根据本发明的一较佳实施例，第三绝缘图案104c的厚度小于第一绝缘图案104a的厚度。此外，第三绝缘图案104c的厚度与位于第二源极区S2以及第二漏极区D2上方的第二绝缘图案104b的厚度相当，但是第三绝缘图案104c的厚度小于第二信道区CH2位于上方的第二绝缘图案104b的厚度。

绝缘层108覆盖第一绝缘图案104a、第二绝缘图案104b以及第三绝缘图案104c。根据本发明的一实施例，绝缘层108的材料可相同或不同于第一绝缘图案104a、第二绝缘图案104b以及第三绝缘图案104c的材料。

第一栅极G1位于第一信道区CH1上方的绝缘层108上。第二栅极G2位于第二信道区CH2上方的绝缘层108上。电容电极CL位于第三多晶硅图案102c上方的绝缘层108上。

第一覆盖层110覆盖第一栅极G1、第二栅极G2与电容电极CL。

第一源极金属层SM1以及第一漏极金属层DM1位于第一覆盖层110上，且分别通过接触窗V1、V2与第一源极区S1以及第一漏极区D1电性连接。第二源极金属层SM2以及第二漏极金属层DM2位于第一覆盖层112上分别通过接触窗V4、V5与第二源极区S2以及第二漏极区D2电性连接。此外，第一覆盖层110上更包括设置有电容器金属层CM，其与第一漏极金属层DM1电性连接并且通过接触窗V3与第三多晶硅图案102c电性连接。

第二覆盖层112覆盖第一源极金属层SM1、第一漏极金属层DM1、第二源极金属层SM2、第二漏极金属层DM2以及电容器金属层CM。

画素电极PE位于第二覆盖层112上且通过接触窗V与第一漏极金属层DM1电性连接。因此，画素电极PE通过与接触窗V、电容器金属层CM以及接触窗V3而与第三多晶硅图案102c电性连接。

第二实施例

图2A至图2D是依据本发明的另一实施例的画素结构的制造流程剖面示意图。图2A至图2D的实施例与图1A至图1H的实施例相似，因此与图1A至图1H相同的组件以相同的符号表示且不再重复赘述。请参照图2A，其与第一实施例的图1D相似，不同的处在于，于移除图案化光阻层106的第二光阻图案106b时或之后，所进行的蚀刻处理步骤是移除第三绝缘图案104c以及位于第二源极区S2以及第二漏极区D2上方的第二绝缘图案104b。换言之，在图2A的实施例中，第三多晶硅图案102c以及第二源极区S2与第二漏极区D2上方上并未覆盖有绝缘图案。

之后，在图2B的步骤中，所形成的绝缘层108是直接覆盖第三多晶硅图案102c的表面以及第二源极区S2与第二漏极区D2的表面。而后续图2C与图2D的步骤则与图1G以及图1H相同或相似。

值得一提的是，图4A为对应图2C的第一组件区N与电容区C的上视示意图。图4B为对应图2C的第二组件区P的上视示意图。换言之，在完成图2C的步骤之后所形成的结构的上视图即如图4A以及图4B所示。请参照图4A以及图4B，由于第一绝缘图案104a与第一多晶硅图案102a具有坡度侧壁，因此第一多晶硅图案102a不会完全被第一绝缘图案104a所遮蔽。换言之，第一多晶硅图案102a的边缘会被第一绝缘图案104a所暴露出来。然，在此实施例中，因为第三绝缘图案104c以及位于第二源极区S2以及第二漏极区D2上方的第二绝缘图案104b都会被移除。因此，在图4A以及图4B中第三多晶硅图案102c不会被绝缘图案所遮蔽或覆盖，且在第二多晶硅图案102b的第二源极区S2以及第二漏极区D2上方也不会被绝缘图案所遮蔽或覆盖。

综上所述，本发明在第一多晶硅图案上的第一绝缘图案与第二多晶硅图案上的第二绝缘图案是彼此分离，且另一绝缘层是覆盖住上述的第一绝缘图案以及第二绝缘图案。此种结构可以减少栅极与多晶硅图案之间的漏电情形。

另外，本发明的第一主动组件的第一绝缘图案与第一多晶硅图案具有坡度侧壁，且第二主动组件的第二绝缘图案与第二多晶硅图案亦具有坡度侧壁。因此，当后续形成绝缘层以覆盖第一绝缘图案及第二绝缘图案时能具有较佳的阶梯覆盖性。如此一来，第一主动组件与第二主动组件能具有较佳的组件可靠度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (20)

1.一种画素结构，包括：

一基板，其具有一第一组件区以及一第二组件区；

一第一多晶硅图案，位于该第一组件区内，其中该第一多晶硅图案具有一第一源极区、一第一漏极区以及一第一信道区；

一第一绝缘图案，位于该第一多晶硅图案上；

一第二多晶硅图案，位于该第二组件区内，其中该第二多晶硅图案具有一第二源极区、一第二漏极区以及一第二信道区；

一第二绝缘图案，位于该第二多晶硅图案上，其中该第一绝缘图案与该第二绝缘图案彼此分离；

一绝缘层，覆盖该第一绝缘图案与该第二绝缘图案；

一第一栅极，位于该第一信道区上方的该绝缘层上；

一第二栅极，位于该第二信道区上方的该绝缘层上；

一第一覆盖层，覆盖该第一栅极与该第二栅极；

一第一源极金属层以及一第一漏极金属层，位于该第一覆盖层上且分别与该第一源极区以及该第一漏极区电性连接；

一第二源极金属层以及一第二漏极金属层，位于该第一覆盖层上分别与该第二源极区以及该第二漏极区电性连接；

一第二覆盖层，覆盖该第一源极金属层、该第一漏极金属层、该第二源极金属层以及该第二漏极金属层；以及

一画素电极，位于该第二覆盖层上，且与该第一漏极金属层电性连接。

2.根据权利要求1所述的画素结构，其特征在于，该第一绝缘图案与该第一多晶硅图案构成一堆栈层，且该堆栈层具有一坡度侧壁。

3.根据权利要求1所述的画素结构，其特征在于，该第二绝缘图案与该第二多晶硅图案具有一坡度侧壁。

4.根据权利要求1所述的画素结构，其特征在于，该基板更包括一电容区，且该画素结构更包括：

一第三多晶硅图案，位于该电容区；

一第三绝缘图案，位于该第三多晶硅图案上，且被该绝缘层所覆盖，其中该第三绝缘图案与该第二绝缘图案及该第一绝缘图案彼此分离；

一电容电极，位于该第三多晶硅图案上方的该绝缘层上，其中该电容电极与该画素电极电性连接。

5.根据权利要求4所述的画素结构，其特征在于，该第三绝缘图案的厚度小于该第一绝缘图案的厚度且小于该第二绝缘图案的厚度。

6.根据权利要求1所述的画素结构，其特征在于，该基板更包括一电容区，且该画素结构更包括：

一第三多晶硅图案，位于该电容区，且该第三多晶硅图案被该绝缘层所覆盖；以及

一电容电极，位于该第三多晶硅图案上方的该绝缘层上，其中该电容电极与该画素电极电性连接。

7.根据权利要求1所述的画素结构，其特征在于，该绝缘层的材料不同于该第一绝缘图案以及该第二绝缘图案。

8.根据权利要求1所述的画素结构，其特征在于，该绝缘层的材料相同于该第一绝缘图案以及该第二绝缘图案。

9.根据权利要求1所述的画素结构，其特征在于，位于该第二源极区以及该第二漏极区上方的该第二绝缘图案的厚度小于位于该第二信道区上方的该第二绝缘图案的厚度。

10.一种画素结构的制造方法，包括：

提供一基板，其具有一第一组件区以及一第二组件区；

在该基板上依序形成一多晶硅层以及一绝缘材料层；

同时图案化该绝缘材料层以及该多晶硅层，以于该第一组件区内形成一第一多晶硅图案以及一第一绝缘图案，并且在该第二组件区内形成一第二多晶硅图案以及一第二绝缘图案，其中该第一绝缘图案与该第二绝缘图案彼此分离；

在该第一多晶硅图案中形成一第一源极区、一第一漏极区以及一第一信道区；

在该第二多晶硅图案中形成一第二源极区、一第二漏极区以及一第二信道区；

形成一绝缘层，覆盖该第一绝缘图案与该第二绝缘图案；

于该第一信道区上方的该绝缘层上形成一第一栅极；

于该第二信道区上方的该绝缘层上形成一第二栅极；

形成一第一覆盖层，以覆盖该第一栅极与该第二栅极；

于该第一覆盖层上形成一第一源极金属层以及一第一漏极金属层，其分别与该第一源极区以及该第一漏极区电性连接；

于该第一覆盖层上形成一第二源极金属层以及一第二漏极金属层，其分别与该第二源极区以及该第二漏极区电性连接；

形成一第二覆盖层，覆盖该第一源极金属层、该第一漏极金属层、该第二源极金属层以及该第二漏极金属层；以及

于该第二覆盖层上形成一画素电极，且其与该第一漏极金属层电性连接。

11.根据权利要求10所述的画素结构的制造方法，其特征在于，该基板更包括一电容区，且该方法更包括：

于图案化该绝缘材料层以及该多晶硅层时，更包括同时在该电容区中形成一第三多晶硅图案以及一第三绝缘图案；以及

于形成该绝缘层之后，该第三绝缘图案会被该绝缘层所覆盖；以及

于该第三多晶硅图案上方的该绝缘层上形成一电容电极。

12.根据权利要求11所述的画素结构的制造方法，其特征在于，图案化该绝缘材料层及该多晶硅层的步骤包括：

在该绝缘材料上形成一图案化光阻层，该图案化光阻层具有一第一光阻图案以及一第二光阻图案，其中该第一光阻图案的厚度大于第二光阻图案的厚度；以及

利用该图案化光阻层进行一蚀刻程序，以于该第一组件区内形成该第一多晶硅图案以及该第一绝缘图案，在该第二组件区内形成该第二多晶硅图案以及该第二绝缘图案，并且在该电容区内形成该第三多晶硅图案以及该第三绝缘图案。

13.根据权利要求12所述的画素结构的制造方法，其特征在于，进行该蚀刻程序之后更包括对该第一多晶硅图案、该第一绝缘图案、该第二多晶硅图案、该第二绝缘图案、该第三多晶硅图案以及该第三绝缘图案进行一侧向蚀刻程序。

14.根据权利要求13所述的画素结构的制造方法，其特征在于，于该侧向蚀刻程序之后，更包括：

移除该图案化光阻层的该第二光阻图案，以使部分的该第二绝缘图案以及该第三绝缘图案暴露出；

进行一离子植入程序，以于该三多晶硅图案中植入离子，并且于该第二多晶硅图案中形成该第二源极区、该第二漏极区以及该第二信道区；以及

移除该图案化光阻层的该第一光阻图案。

15.根据权利要求14所述的画素结构的制造方法，其特征在于，于移除该图案化光阻层的该第二光阻图案时或之后，更进一步进行一蚀刻处理步骤，以使该第一绝缘图案与该第一多晶硅图案具有一坡度侧壁，并且使该第二绝缘图案与该第二多晶硅图案具有一坡度侧壁。

16.根据权利要求15所述的画素结构的制造方法，其特征在于，该蚀刻处理步骤更包括移除位于该第二源极区以及该第二漏极区上方的该第二绝缘图案一部分的厚度。

17.根据权利要求15所述的画素结构的制造方法，其特征在于，该蚀刻处理步骤更包括移除该第三绝缘图案一部分的厚度。

18.根据权利要求15所述的画素结构的制造方法，其特征在于，该蚀刻处理步骤更包括移除该第三绝缘图案。

19.根据权利要求10所述的画素结构的制造方法，其特征在于，该绝缘层的材料不同于该第一绝缘图案以及该第二绝缘图案。

20.根据权利要求10所述的画素结构的制造方法，其特征在于，该绝缘层的材料相同于该第一绝缘图案以及该第二绝缘图案。

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