CN101976669B

CN101976669B - 记忆胞、记忆体装置及记忆胞的制造方法

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Publication number: CN101976669B
Application number: CN2010102743532A
Authority: CN
Inventors: 陈柏舟; 张耀文; 杨怡箴
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2010-09-01
Filing date: 2010-09-01
Publication date: 2012-07-04
Anticipated expiration: 2030-09-01
Also published as: CN101976669A

Abstract

本发明是有关于一种记忆胞、记忆体装置及记忆胞的制造方法。该记忆胞，包括基底、堆叠栅极结构及第一隔离结构。基底具有第一掺杂区、第二掺杂区与通道区，通道区位于第一掺杂区与第二掺杂区之间。堆叠栅极结构设置于通道区上，堆叠栅极结构由下而上至少包括电荷陷入层及栅极。第一隔离结构设置基底中，第一隔离结构连接于第一掺杂区并向第一掺杂区的下方延伸一预定长度，且第一隔离结构的底部低于第一掺杂区的底部。本发明通过在记忆胞的源极与漏极的掺杂区下方设置隔离结构，藉此可防止游离的电子移动到相邻的记忆胞而造成写入干扰。

Description

记忆胞、记忆体装置及记忆胞的制造方法

技术领域

本发明涉及一种记忆元件，特别是涉及一种的记忆胞、记忆体装置及记忆胞的制造方法。

背景技术

非挥发性记忆体中的可电擦除可编成只读记忆体(electricallyerasable programmable read only memory，EEPROM)具有可进行多次资料的存入、读取、擦除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。

可电擦除且可编成只读记忆体在藉由通道热电子(channel hotelectron)进行记忆胞的写入过程(program process)中，在基底表面经由冲击游离(impact ionization)后所产生的空穴会在基底方向产生二次冲击游离而带来更多的电子-空穴对(pairs of electrons and holes)。由于记忆胞的尺寸愈来愈小并且共用源极或漏极的掺杂区，所以这些产生的二次热电子可能会越过掺杂区而对相邻的记忆胞产生写入的动作而影响相邻记忆胞的资料。这种影响相邻记忆胞的现象称为写入干扰(programdisturbance)。

由此可见，上述现有的可电擦除可编成只读记忆体在产品结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆胞、记忆体装置及记忆胞的制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的可电擦除可编成只读记忆体存在的缺陷，而提供一种新的记忆胞与其记忆体装置，所要解决的技术问题是使其源极或漏极掺杂区的下方具有可隔离电子的隔离结构，可防止冲击游离的电子经由掺杂区下方移动到相邻的记忆胞而造成写入干扰，非常适于实用。

本发明的另一目的在于，克服现有的可电擦除可编成只读记忆体存在的缺陷，而提供一新的记忆胞的制造方法，所要解决的技术问题是在源极与漏极掺杂区下方形成一隔离结构，以防止电子穿越至相邻的记忆胞而造成写入干扰，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆胞，其包括基底、堆叠栅极结构及第一隔离结构。基底具有第一掺杂区、第二掺杂区与通道区，通道区位于第一掺杂区与第二掺杂区之间。堆叠栅极结构设置于通道区上，堆叠栅极结构由下而上至少包括电荷陷入层及栅极。第一隔离结构设置于基底中，第一隔离结构连接于第一掺杂区并向第一掺杂区的下方延伸一预定长度，且第一隔离结构的底部低于第一掺杂区的底部。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆胞，更包括第二隔离结构，设置于基底中。其中，第二隔离结构连接于第二掺杂区并向第二掺杂区的下方延伸该预定长度，且第二隔离结构的底部低于第二掺杂区的底部。

前述的记忆胞，其中所述的第二隔离结构与第一隔离结构的材料例如相同。

前述的记忆胞，其中所述的第一隔离结构的介电常数大于基底的介电常数。

前述的记忆胞，其中所述的第一隔离结构的材料例如是二氧化硅(SiO₂)、氮化硅(SiN_x)或气体。

前述的记忆胞，其中所述的第一隔离结构的宽度例如是小于第一掺杂区的宽度。

前述的记忆胞，其中所述的预定长度例如是300埃

至1500埃

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体装置，包括驱动电路及记忆胞阵列。记忆胞阵列耦接于驱动电路，其中记忆胞阵列具有多个相互串接的记忆胞，各记忆胞包括基底、堆叠栅极结构及第一隔离结构。基底具有第一掺杂区、第二掺杂区与通道区，通道区位于第一掺杂区与第二掺杂区之间。堆叠栅极结构设置于通道区上，堆叠栅极结构由下而上至少包括电荷陷入层及栅极。第一隔离结构设置于基底中，第一隔离结构连接于第一掺杂区并向第一掺杂区的下方延伸一预定长度，且第一隔离结构的底部低于第一掺杂区的底部。

前述的记忆体装置，更包括第二隔离结构，设置于基底中，其中第二隔离结构连接于第二掺杂区并向第二掺杂区的下方延伸该预定长度，且第二隔离结构的底部低于第二掺杂区的底部。

前述的记忆体装置，其中所述的第二隔离结构与第一隔离结构的材料例如相同。

前述的记忆体装置，其中所述的第一隔离结构的介电常数大于基底的介电常数。

前述的记忆体装置，其中所述的第一隔离结构的材料例如是二氧化硅、氮化硅或气体。

前述的记忆体装置，其中所述的第一隔离结构的宽度例如是小于第一掺杂区的宽度。

前述的记忆体装置，其中所述的预定长度例如是300埃至1500埃。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆胞的制造方法，包括下列步骤。首先，提供基底，基底中已形成有第一掺杂区、第二掺杂区与通道区，且堆叠栅极结构已形成于通道区上。其中，通道区位于第一掺杂区与第二掺杂区之间，且堆叠栅极结构由下而上至少包括电荷陷入层及栅极。然后，形成第一隔离结构于基底中，第一隔离结构连接于第一掺杂区并向第一掺杂区的下方延伸一预定长度，且第一隔离结构的底部低于第一掺杂区的底部。

前述的记忆胞的制造方法，其中形成第一隔离结构于基底中的方法包括下列步骤。首先，在第一掺杂区中形成沟槽，沟槽的深度大于第一掺杂区的深度。接着，在位于预定长度内的沟槽中形成第一隔离结构。然后，形成半导体层以填补位于预定长度外的沟槽。接下来，在半导体层中重新形成第一掺杂区。

前述的记忆胞的制造方法，更包括形成第二隔离结构于基底中，其中第二隔离结构连接于第二掺杂区并向第二掺杂区的下方延伸预定长度，且第二隔离结构的底部低于第二掺杂区的底部。

前述的记忆胞的制造方法，其中所述的第一隔离结构的材料例如是二氧化硅、氮化硅(SiN_x)或气体。

前述的记忆胞的制造方法，其中所述的第一隔离结构的宽度例如是小于第一掺杂区的宽度。

前述的记忆胞的制造方法，其中所述的预定长度例如是300埃至1500埃。

前述的记忆胞的制造方法，其中所述的第一隔离结构的介电常数大于基底的介电常数。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆胞、记忆体装置及记忆胞的制造方法至少具有下列优点及有益效果：本发明通过在记忆胞的源极与漏极的掺杂区下方设置隔离结构，藉此可防止游离的电子移动到相邻的记忆胞而造成写入干扰。

综上所述，本发明是有关于一种记忆胞、记忆体装置及记忆胞的制造方法。该记忆胞，包括基底、堆叠栅极结构及第一隔离结构。基底具有第一掺杂区、第二掺杂区与通道区，通道区位于第一掺杂区与第二掺杂区之间。堆叠栅极结构设置于通道区上，堆叠栅极结构由下而上至少包括电荷陷入层及栅极。第一隔离结构设置基底中，第一隔离结构连接于第一掺杂区并向第一掺杂区的下方延伸一预定长度，且第一隔离结构的底部低于第一掺杂区的底部。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是根据本发明的第一实施例的记忆胞的剖面示意图。

图2是根据本发明的第一实施例的电子移动方向的示意图。

图3是根据本发明的第二实施例的记忆体装置示意图。

图4A至图4G是根据本发明的第三实施例所述的记忆胞的制造流程剖面示意图。

110、410：基底

120、130、331-334、424、426：掺杂区

140、430：堆叠栅极结构

142、432：底介电层

144、434：电荷陷入层

146、436：顶介电层

148、351-355、438：栅极

152、153、341-344、450、460：隔离结构

160、428：通道区

210：绝缘层

310：驱动电路

320：记忆胞阵列

362、364：掺杂区331、332的部分区域

366：栅极351的部分区域

441：沟槽

442、443：间隙壁

470：半导体层

H1、H2、H3、H4：预定长度

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆胞、记忆体装置及记忆胞的制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

第一实施例

图1是根据本发明的第一实施例的记忆胞的剖面示意图。

请参阅图1所示，记忆胞包括基底110、堆叠栅极结构140及隔离结构152。

基底具有掺杂区120、130与通道区160，通道区160位于掺杂区120、130之间。其中，掺杂区120、130分别作为漏极或源极使用。

堆叠栅极结构140设置于通道区160上。堆叠栅极结构140由下而上至少包括电荷陷入层144及栅极148。电荷陷入层144的材料例如是氮化硅。栅极148的材料例如是掺杂多晶硅。此外，堆叠栅极结构140更可选择性地包括底介电层142及顶介电层146，底介电层142设置于基底110与电荷陷入层144之间，而顶介电层146设置于电荷陷入层144与栅极148之间。底介电层142及顶介电层146的材料例如分别是氧化硅。其中，底介电层142、电荷陷入层144及顶介电层146例如是形成ONO(oxide-nitride-oxide)的电荷储存结构。

记忆胞除了包括隔离结构152之外，更可包括隔离结构153。隔离结构152、153分别设置于基底110中。隔离结构152、153分别连接于掺杂区120、130并向掺杂区120、130的下方(即，向基底110的方向)分别延伸一预定长度H1、H2，预定长度H1、H2可分别依设计需求而定，例如分别是300埃至1500埃。隔离结构152、153的底部分别低于掺杂区120、130的底部。其中，隔离结构152、153的介电常数例如是大于基底110的介电常数。隔离结构152、153的介电常数例如是1至12。隔离结构152、153可为相同的材料，其材料例如是高介电材料，如二氧化硅、氮化硅或气体(表示隔离结构152、153为一中空结构)。此外，隔离结构152、153的形状也不受限，但其宽度例如是分别小于掺杂区120、130的宽度。

当对栅极148与漏极(如掺杂区120)施加高电压时，通道区160会打开，所以电子可以从源极(如掺杂区130)流向漏极(如掺杂区120)，其作动类似晶体管。当漏极至源极的电流够大时，便会导致某些高能电子越过底介电层142并进入电荷陷入层144，这种过程称为热电子注入。写入电荷陷入层144的电子会影响记忆胞的门槛电压(threshold voltage)，这样就完成写入动作。然而，在写入过程中，在基底110表面经由冲击游离(impactionization)后所产生的空穴可能会在基底110方向产生二次冲击游离而带来更多的电子-空穴对(pairs of electrons and holes)。隔离结构152、153可阻挡这些电子-空穴对经由掺杂区120、130下方移动至相邻的记忆胞，而避免产生写入干扰。

图2是根据本发明的第一实施例的电子移动方向的示意图。

请参阅图2所示，电子会被介电常数较高的隔离结构152阻挡而无法到达相邻的记忆胞的电荷储存结构，藉此可避免造成写入干扰。同理，当相邻的记忆胞在进行写入程序时，隔离结构152、153同样具有防止二次冲击游离所产生的电子-空穴对影响堆叠栅极结构140的效果。此外，在掺杂区120上例如是具有绝缘层210，绝缘层210的材料例如是氧化硅。

第二实施例

图3是根据本发明的第二实施例的记忆体装置示意图。

请参阅图3所示，记忆体装置包括驱动电路310与记忆胞阵列320，驱动电路310耦接于记忆胞阵列320，用以进行读取与写入记忆胞阵列320的相关动作。上述图1中的记忆胞可相互串接形成记忆体阵列320。其中，记忆胞的结构已于上述第一实施例进行详尽地说明，故在此不再赘述。

如图3所示，记忆胞阵列320具有多个相互串接的记忆胞，掺杂区331～334与栅极351～355呈交错状。在沿着栅极351～355的延伸方向上，相邻的记忆胞共用相同的掺杂区作为源极或漏极，且相邻的记忆胞共用相同的栅极351～355。以栅极351为例，掺杂区331、332的部分区域362、364分别作为一个记忆胞的源极与漏极，而栅极351的部分区域366则连接至此记忆胞的堆叠栅极结构。其余记忆胞的结构依此类推，故在此不再赘述。

每个掺杂区331～334的下方分别设置有隔离结构341～344，以隔离结构341为例说明，隔离结构341连接于掺杂区331，并往掺杂区331的下方延伸预定长度，且隔离结构341的底部低于掺杂区331的底部，以避免写入干扰。此外，由于沿着掺杂区331的延伸方向的记忆胞共用掺杂区331，因此隔离结构341也可以共用，直接形成于整个掺杂区331下方，类似一道隔离墙以防止电子穿越。其余隔离结构342～344与掺杂区332～334的相关结构类似，如图1与上述说明所述，故在此不再赘述。

第三实施例

首先，请参阅图4A所示，提供基底410，基底410中已形成有掺杂区424、426与通道区428，且堆叠栅极结构430已形成于通道区428上。其中，掺杂区424、426分别作为漏极或源极使用。堆叠栅极结构430由下而上至少包括电荷陷入层434及栅极438。电荷陷入层434的材料例如是氮化硅。栅极438的材料例如是掺杂多晶硅。此外，堆叠栅极结构430更可选择性地包括底介电层432及顶介电层436，底介电层432设置于基底410与电荷陷入层434之间，而顶介电层436设置于电荷陷入层434与栅极438之间。底介电层432及顶介电层436的材料例如分别是氧化硅。其中，底介电层432、电荷陷入层434及顶介电层436例如是形成ONO(oxide-nitride-oxide)的电荷储存结构。

接着，请参阅图4B所示，在掺杂区424、426中分别形成沟槽441。沟槽441的形成方法例如是干式蚀刻法。虽然本实施例中的沟槽441为梯形，但并不用以限制本发明。在其他实施例中，沟槽441也可为矩形。

然后，在沟槽441及堆叠栅极结构430的侧壁上分别形成间隙壁442、443。间隙壁442、443的形成方法例如是在基底410上形成氧化硅的间隙壁材料层，再对间隙壁材料层进行回蚀刻工艺而形成。

然后，请参阅图4C所示，以间隙壁442、443为罩幕，移除部分基底410，以加深沟槽441的深度，使沟槽441往掺杂区424、426的下方分别延伸一预定长度H3、H4，预定长度H3、H4可分别依设计需求而定，例如分别是300埃至1500埃。此时，沟槽441的深度大于掺杂区424、426的深度。

接下来，请参阅图4D所示，移除间隙壁442、443。移除间隙壁的方法例如是湿式蚀刻法。

之后，请参阅图4E所示，在位于预定长度H3、H4内的沟槽441中分别形成隔离结构450、460。隔离结构450、460分别连接于掺杂区424、426并向掺杂区424、426的下方(即，向基底410的方向)分别延伸一预定长度H3、H4。隔离结构450、460的底部分别低于掺杂区424、426的底部。其中，隔离结构450、460的介电常数例如是大于基底410的介电常数。隔离结构450、460的介电常数例如是1至12。隔离结构450、460可为相同的材料，其材料例如是高介电材料，如二氧化硅、氮化硅或气体(表示隔离结构450、460为一中空结构)。此外，隔离结构450、460的形状也不受限，但其宽度例如是分别小于掺杂区424、426的宽度。虽然隔离结构450、460是以上述方法形成，但并不用以限制本发明。

然后，请参阅图4F所示，形成半导体层470以填补位于预定长度H3、H4外的沟槽441。半导体层470的形成方法例如是使用选择性磊晶成长方法(Selective Epitaxy Growth，SEG)形成。

接下来，请参阅图4G所示，在半导体层470中重新形成掺杂区424、426。掺杂区424、426的形成方法例如是离子植入法。

由上述实施例可知，利用上述工艺即可在掺杂区424、426下方形成隔离结构450、460，并且可恢复掺杂区424、426原本的掺杂浓度。

值得注意的是，虽然本实施例是以在掺杂区424、426下方同时形成隔离结构450、460为例进行说明，但并不用以限制本发明。在其他实施例中，可以只形成隔离结构450、460的其中一者，同样具有防止写入干扰的效果。

此外，本实施例主要说明在掺杂区424、426下方形成隔离结构450、460的工艺步骤，并不限定掺杂区424、426、通道区428及堆叠栅极结构430的形成方式，因此掺杂区424、426、通道区428及堆叠栅极结构430可配合工艺需求调整其形成的时间与顺序，在经由本实施例的揭露后，本技术领域具有通常知识的技术人员应可轻易推知其实施方式，故在此不再累述。

综上所述，本发明在记忆胞的源极与漏极的掺杂区下方设置有隔离结构，藉此防止写入程序所产生的游离电子移动到相邻的记忆胞，而避免产生写入干扰的现象。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1.一种记忆胞，其特征在于其包括：

一基底，具有一第一掺杂区、一第二掺杂区与一通道区，该通道区位于该第一掺杂区与该第二掺杂区之间；

一堆叠栅极结构，设置于该通道区上，该堆叠栅极结构由下而上至少包括一电荷陷入层及一栅极；

一第一隔离结构，设置于该基底中，该第一隔离结构连接于该第一掺杂区并向该第一掺杂区的下方延伸一预定长度，且该第一隔离结构的底部低于该第一掺杂区的底部；以及

一第二隔离结构，设置于该基底中，其中该第二隔离结构连接于该第二掺杂区并向该第二掺杂区的下方延伸该预定长度，且该第二隔离结构的底部低于该第二掺杂区的底部。

2.根据权利要求1所述的记忆胞，其特征在于其中所述的第二隔离结构与该第一隔离结构的材料相同。

3.根据权利要求1所述的记忆胞，其特征在于其中所述的第一隔离结构的材料包括二氧化硅、氮化硅或所述第一隔离结构为一中空结构。

4.根据权利要求1所述的记忆胞，其特征在于其中所述的第一隔离结构的宽度小于该第一掺杂区的宽度。

5.根据权利要求1所述的记忆胞，其特征在于其中所述的预定长度为300埃至1500埃。

6.一种记忆体装置，其特征在于其包括：

一驱动电路；以及

一记忆胞阵列，耦接于该驱动电路，其中该记忆胞阵列具有多个相互串接的记忆胞，各该记忆胞包括：

一第一隔离结构，设置于该基底中，该第一隔离结构连接于该第一掺杂区并向该第一掺杂区的下方延伸一预定长度，且该第一隔离结构的底部低于该第一掺杂区的底部；及一第二隔离结构，设置于该基底中，其中该第二隔离结构连接于该第二掺杂区并向该第二掺杂区的下方延伸该预定长度，且该第二隔离结构的底部低于该第二掺杂区的底部。

7.根据权利要求6所述的记忆体装置，其特征在于其中所述的第二隔离结构与该第一隔离结构的材料相同。

8.根据权利要求6所述的记忆体装置，其特征在于其中所述的第一隔离结构的材料包括二氧化硅、氮化硅或所述第一隔离结构为一中空结构。

9.根据权利要求6所述的记忆体装置，其特征在于其中所述的第一隔离结构的宽度小于该第一掺杂区的宽度。

10.根据权利要求6所述的记忆体装置，其特征在于其中所述的预定长度为300埃至1500埃。

11.一种记忆胞的制造方法，其特征在于其包括以下步骤：

提供一基底，该基底中已形成有一第一掺杂区、一第二掺杂区与一通道区，且一堆叠栅极结构已形成于该通道区上，其中该通道区位于该第一掺杂区与该第二掺杂区之间，且该堆叠栅极结构由下而上至少包括一电荷陷入层及一栅极；

形成一第一隔离结构于该基底中，该第一隔离结构连接于该第一掺杂区并向该第一掺杂区的下方延伸一预定长度，且该第一隔离结构的底部低于该第一掺杂区的底部，其中该第一隔离结构的介电常数大于该基底的介电常数；以及

形成一第二隔离结构于该基底中，其中该第二隔离结构连接于该第二掺杂区并向该第二掺杂区的下方延伸该预定长度，且该第二隔离结构的底部低于该第二掺杂区的底部。

12.根据权利要求11所述的记忆胞的制造方法，其特征在于其中形成该第一隔离结构于该基底中的方法包括：

在该第一掺杂区中形成一沟槽，该沟槽的深度大于该第一掺杂区的深度；

在位于该预定长度内的该沟槽中形成该第一隔离结构；

形成一半导体层以填补位于该预定长度外的该沟槽；以及

在该半导体层中重新形成该第一掺杂区。

13.根据权利要求11所述的记忆胞的制造方法，其特征在于其中所述的第一隔离结构的材料包括二氧化硅、氮化硅或所述第一隔离结构为一中空结构。

14.根据权利要求11所述的记忆胞的制造方法，其特征在于其中所述的第一隔离结构的宽度小于该第一掺杂区的宽度。

15.根据权利要求11所述的记忆胞的制造方法，其特征在于其中所述的预定长度为300埃至1500埃。