CN101958257A - 双面图形芯片直接置放先镀后刻模组封装方法 - Google Patents

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Abstract

本发明涉及一种双面图形芯片直接置放先镀后刻模组封装方法,所述方法包括以下工艺步骤:取金属基板;金属基板正面进行金属层电镀被覆;金属基板的背面进行各图形的蚀刻作业,蚀刻出引脚的背面,同时将引脚正面尽可能的延伸到后续贴装芯片的区域下方;金属基板背面进行包封无填料的塑封料作业;金属基板正面蚀刻作业;蚀刻出引脚的正面,且使所述引脚的背面尺寸小于引脚的正面尺寸,形成上大下小的引脚结构;装片;打金属线;半成品正面进行包封有填料塑封料(环氧树脂)作业;引脚的背面进行金属层电镀被覆;切割成品。采用本发明方法不会再有产生掉脚的问题和能使金属线的长度缩短。

Description

双面图形芯片直接置放先镀后刻模组封装方法
(一)技术领域
本发明涉及一种双面图形芯片直接置放先镀后刻模组封装方法。属于半导体封装技术领域。
(二)背景技术
传统的芯片封装结构的制作方式是:采用金属基板的正面进行化学蚀刻及表面电镀层后,即完成引线框的制作(如图4所示)。而引线框的背面则在封装过程中再进行蚀刻。该法存在以下不足:
因为塑封前只在金属基板正面进行了半蚀刻工作,而在塑封过程中塑封料只有包裹住引脚半只脚的高度,所以塑封体与引脚的束缚能力就变小了,如果塑封体贴片到PCB板上不是很好时,再进行返工重贴,就容易产生掉脚的问题(如图5所示)。尤其塑封料的种类是采用有填料时候,因为材料在生产过程的环境与后续表面贴装的应力变化关系,会造成金属与塑封料产生垂直型的裂缝,其特性是填料比例越高则越硬越脆越容易产生裂缝。
另外,由于芯片与引脚之间的距离较远,金属线的长度较长,如图6~7所示,金属线成本较高(尤其是昂贵的纯金质的金属线);同样由于金属线的长度较长,使得芯片的信号输出速度较慢(尤其是存储类的产品以及需要大量数据的计算,更为突出);也同样由于金属线的长度较长,所以在金属线所存在的寄生电阻/寄生电容与寄生电杆对信号的干扰也较高;再由于芯片与引脚之间的距离较远,使得封装的体积与面积较大,材料成本较高,废弃物较多。
(三)发明内容
本发明的目的在于克服上述不足,提供一种不会再有产生掉脚的问题和能使金属线的长度缩短的双面图形芯片直接置放先镀后刻模组封装方法。
本发明的目的是这样实现的:一种双面图形芯片直接置放先镀后刻模组封装方法,所述方法包括以下工艺步骤:
步骤一、取金属基板
取一片厚度合适的金属基板,
步骤二、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜,以保护后续的电镀金属层工艺作业,
步骤三、金属基板正面的光阻胶膜进行需要电镀金属层区域的曝光/显影以及开窗
利用曝光显影设备将步骤二完成光阻胶膜被覆作业的金属基板正面进行曝光显影去除部分光阻胶膜,以露出金属基板正面后续需要进行电镀金属层的区域,
步骤四、金属基板正面已开窗的区域进行金属层电镀被覆
对步骤三中金属基板正面已开窗的区域进行第一金属层电镀被覆,该第一金属层置于所述引脚的正面,
步骤五、金属基板正面及背面进行光阻胶膜去膜
将金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除,
步骤六、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜,以保护后续的蚀刻工艺作业,
步骤七、金属基板背面的光阻胶膜进行需要蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤六完成光阻胶膜被覆作业的金属基板背面进行曝光显影去除部分光阻胶膜,以露出局部金属基板以备后续需要进行的金属基板背面蚀刻作业,
步骤八、金属基板进行背面蚀刻作业
完成步骤七的曝光/显影以及开窗作业后,即在金属基板的背面进行各图形的蚀刻作业,蚀刻出引脚的背面,同时将引脚正面尽可能的延伸到后续贴装芯片的区域下方,
步骤九、金属基板正面及背面进行光阻胶膜去膜
将金属基板背面余下的光阻胶膜和金属基板的光阻胶膜全部揭除,
步骤十、包封无填料的塑封料(环氧树脂)
将已完成步骤九所述去膜作业的金属基板背面进行包封无填料的塑封料作业,并进行塑封料包封后的固化作业,使引脚外围的区域以及引脚与引脚之间的区域均嵌置无填料的塑封料(环氧树脂),该无填料的塑封料(环氧树脂)将引脚下部外围以及引脚下部与引脚下部连接成一体,
步骤十一、被覆光阻胶膜
利用被覆设备在将已完成包封无填料塑封料作业的金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜,以保护后续的蚀刻工艺作业,
步骤十二、已完成包封无填料塑封料作业的金属基板的正面进行需要蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤十一完成光阻胶膜被覆作业的已完成包封无填料塑封料作业的金属基板正面进行曝光显影去除部分光阻胶膜,以备后续需要进行金属基板正面蚀刻作业,
步骤十三、金属基板正面蚀刻作业
完成步骤十二的曝光/显影以及开窗作业后,即在完成包封无填料塑封料作业的金属基板正面进行各图形的蚀刻作业,蚀刻出引脚的正面,且使所述引脚的背面尺寸小于引脚的正面尺寸,形成上大下小的引脚结构,
步骤十四、金属基板正面及背面进行光阻胶膜去膜
将完成步骤十三蚀刻作业的金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除,制成引线框,
步骤十五、装片
在所述后续贴装芯片的区域下方的引脚正面通过不导电粘结物质进行芯片的植入,
步骤十六、打金属线
将已完成芯片植入作业的半成品进行芯片正面与引脚正面第一金属层之间打金属线作业,
步骤十七、包封有填料塑封料(环氧树脂)
将已打线完成的半成品正面进行包封有填料塑封料(环氧树脂)作业,并进行塑封料包封后的固化作业,使引脚的上部以及芯片和金属线外均被有填料塑封料(环氧树脂)包封,
步骤十八、引脚的背面进行金属层电镀被覆
对已完成步骤十七包封有填料塑封料(环氧树脂)作业的所述引脚的背面进行第二金属层电镀被覆作业,
步骤十九、切割成品
将已完成步骤十八第二金属层电镀被覆的半成品进行切割作业,使原本以列阵式集合体方式连在一起的芯片一颗颗独立开来,制得双面图形芯片直接置放模组封装结构成品。
本发明的有益效果是:
1、确保不会再有产生掉脚的问题
由于引线框采用了双面蚀刻的工艺技术,所以可以轻松的规划设计与制造出上大下小的引脚结构,可以使上下层塑封料紧密的将上大下小的引脚结构一起包裹住,所以塑封体与引脚的束缚能力就变大了,不会再有产生掉脚的问题。
2、确保金属线的长度缩短
1)由于应用了引线框背面与正面分开蚀刻的技术,所以能够将引线框正面的引脚尽可能的延伸到封装体的中心,促使芯片与引脚距离大幅的缩短,如此金属线的长度也缩短了,金属线的成本也可以大幅的降低(尤其是昂贵的纯金质的金属线);
2)也因为金属线的长度缩短使得芯片的信号输出速度也大幅的增速(尤其存储类的产品以及需要大量数据的计算,更为突出),由于金属线的长度变短了,所以金属线所存在的寄生电阻/寄生电容与寄生电杆对信号的干扰也大幅度的降低。
3、使封装的体积与面积可以大幅度的缩小
因运用了引脚的延伸技术,所以可以容易的制作出高脚数与高密度的脚与脚之间的距离,使得封装的体积与面积可以大幅度的缩小。
4、材料成本和材料用量减少
因为将封装后的体积大幅度的缩小,更直接的体现出材料成本大幅度的下降与因为材料用量的减少也大幅度的减少废弃物环保的困扰。
(四)附图说明
图1(A)~图1(R)为本发明双面图形芯片直接置放先镀后刻模组封装方法各工序示意图。
图2为本发明双面图形芯片直接置放模组封装结构示意图。
图3为图2的俯视图。
图4为以往采用金属基板的正面进行化学蚀刻及表面电镀层作业图。
图5为以往形成的掉脚图。
图6为以往的封装结构示意图。
图7为6的俯视图。
图中附图标记:
基岛1、引脚2、无填料的塑封料(环氧树脂)3、第一金属层4、第二金属层5、不导电粘结物质6、芯片7、金属线8、有填料塑封料(环氧树脂)9、金属基板10、光阻胶膜11、光阻胶膜12、光阻胶膜13、光阻胶膜14、光阻胶膜15、光阻胶膜16;
(五)具体实施方式
本发明双面图形芯片直接置放先镀后刻模组封装方法如下:
参见图2和图3,图2为本发明双面图形芯片直接置放模组封装结构示意图。图3为图2的俯视图。由图2和图3可以看出,本发明双面图形芯片直接置放模组封装结构,包括引脚2、无填料的塑封料(环氧树脂)3、不导电粘结物质6、芯片7、金属线8和有填料塑封料(环氧树脂)9,所述引脚2正面尽可以的延伸到后续贴装芯片的区域下方,在所述引脚2的正面设置有第一金属层4,在所述引脚2的背面设置有第二金属层5,在所述后续贴装芯片的区域下方的引脚2正面通过不导电粘结物质6设置有芯片7,芯片7正面与引脚2正面第一金属层4之间用金属线8连接,在所述引脚2的上部以及芯片7和金属线8外包封有填料塑封料(环氧树脂)9,在所述引脚2外围的区域以及引脚2与引脚2之间的区域嵌置有无填料的塑封料(环氧树脂)3,所述无填料的塑封料(环氧树脂)3将引脚下部外围以及引脚2下部与引脚2下部连接成一体,且使所述引脚背面尺寸小于引脚正面尺寸,形成上大下小的引脚结构。
其封装方法如下:
步骤一、取金属基板
参见图1(A),取一片厚度合适的金属基板10。金属基板的材质可以依据芯片的功能与特性进行变换,例如:铜、铝、铁、铜合金或镍铁合金等。
步骤二、金属基板正面及背面被覆光阻胶膜
参见图1(B),利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜11和12,以保护后续的电镀金属层工艺作业。而此光阻胶膜可以是干式光阻薄胶膜也可以是湿式光阻胶膜。
步骤三、金属基板正面的光阻胶膜进行需要电镀金属层区域的曝光/显影以及开窗
参见图1(C),利用曝光显影设备将步骤二完成光阻胶膜被覆作业的金属基板正面进行曝光显影去除部分光阻胶膜,以露出金属基板正面后续需要进行电镀金属层的区域。
步骤四、金属基板正面已开窗的区域进行金属层电镀被覆
参见图1(D),对步骤三中金属基板正面已开窗的区域进行第一金属层4电镀被覆,该第一金属层4置于所述引脚2的正面。
步骤五、金属基板正面及背面进行光阻胶膜去膜
参见图1(E),将金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除。
步骤六、金属基板正面及背面被覆光阻胶膜
参见图1(F),利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜13和14,以保护后续的蚀刻工艺作业。而此光阻胶膜可以是干式光阻薄胶膜也可以是湿式光阻胶膜。
步骤七、金属基板背面的光阻胶膜进行需要蚀刻区域的曝光/显影以及开窗
参见图1(G),利用曝光显影设备将步骤六完成光阻胶膜被覆作业的金属基板背面进行曝光显影去除部分光阻胶膜,以露出局部金属基板以备后续需要进行的金属基板背面蚀刻作业。
步骤八、金属基板进行背面蚀刻作业
参见图1(H),完成步骤七的曝光/显影以及开窗作业后,即在金属基板的背面进行各图形的蚀刻作业,蚀刻出引脚2的背面,同时将引脚正面尽可能的延伸到后续贴装芯片的区域下方。
步骤九、金属基板正面及背面进行光阻胶膜去膜
参见图1(I),将金属基板背面余下的光阻胶膜和金属基板的光阻胶膜全部揭除。
步骤十、包封无填料的塑封料(环氧树脂)
参见图1(J),将已完成步骤九所述去膜作业的金属基板背面进行包封无填料的塑封料(环氧树脂)作业,并进行塑封料包封后的固化作业,使引脚2外围的区域以及引脚2与引脚2之间的区域均嵌置无填料的塑封料(环氧树脂)3,该无填料的塑封料(环氧树脂)3将引脚下部外围以及引脚2下部与引脚2下部连接成一体。
步骤十一、被覆光阻胶膜
参见图1(K),利用被覆设备在将已完成包封无填料塑封料作业的金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜15和16,以保护后续的蚀刻工艺作业。而此光阻胶膜可以是干式光阻薄胶膜也可以是湿式光阻胶膜。
步骤十二、已完成包封无填料塑封料作业的金属基板的正面进行需要蚀刻区域的曝光/显影以及开窗
参见图1(L),利用曝光显影设备将步骤十一完成光阻胶膜被覆作业的已完成包封无填料塑封料作业的金属基板正面进行曝光显影去除部分光阻胶膜,以备后续需要进行金属基板正面蚀刻作业。
步骤十三、金属基板正面蚀刻作业
参见图1(M),完成步骤十二的曝光/显影以及开窗作业后,即在完成包封无填料塑封料作业的金属基板正面进行各图形的蚀刻作业,蚀刻出引脚2的正面,且使所述引脚2的背面尺寸小于引脚2的正面尺寸,形成上大下小的引脚2结构。
步骤十四、金属基板正面及背面进行光阻胶膜去膜
参见图1(N),将完成步骤十三蚀刻作业的金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除,制成引线框。
步骤十五、装片
参见图1(O),在所述后续贴装芯片的区域下方的引脚2正面通过不导电粘结物质6进行芯片7的植入。
步骤十六、打金属线
参见图1(P),将已完成芯片植入作业的半成品进行芯片正面与引脚正面第一金属层之间打金属线8作业。
步骤十七、包封有填料塑封料(环氧树脂)
参见图1(Q),将已打线完成的半成品正面进行包封有填料塑封料(环氧树脂)9作业,并进行塑封料包封后的固化作业,使引脚的上部以及芯片和金属线外均被有填料塑封料(环氧树脂)包封。
步骤十八、引脚的背面进行金属层电镀被覆
参见图1(R),对已完成步骤十七包封有填料塑封料(环氧树脂)作业的所述引脚的背面进行第二金属层5电镀被覆作业,而电镀的材料可以是锡、镍金、镍钯金....等金属材质。
步骤十九、切割成品
参见图2和图3,将已完成步骤十八第二金属层电镀被覆的半成品进行切割作业,使原本以列阵式集合体方式连在一起的芯片一颗颗独立开来,制得双面图形芯片直接置放模组封装结构成品。
所述引脚2可以设置有单圈,如图1~3所示,也可以设置有多圈。

Claims (1)

1.一种双面图形芯片直接置放先镀后刻模组封装方法,其特征在于:所述方法包括以下工艺步骤:
步骤一、取金属基板
取一片厚度合适的金属基板,
步骤二、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜,以保护后续的电镀金属层工艺作业,
步骤三、金属基板正面的光阻胶膜进行需要电镀金属层区域的曝光/显影以及开窗
利用曝光显影设备将步骤二完成光阻胶膜被覆作业的金属基板正面进行曝光显影去除部分光阻胶膜,以露出金属基板正面后续需要进行电镀金属层的区域,
步骤四、金属基板正面已开窗的区域进行金属层电镀被覆
对步骤三中金属基板正面已开窗的区域进行第一金属层电镀被覆,该第一金属层置于所述引脚的正面,
步骤五、金属基板正面及背面进行光阻胶膜去膜
将金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除,
步骤六、金属基板正面及背面被覆光阻胶膜
利用被覆设备在金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜,以保护后续的蚀刻工艺作业,
步骤七、金属基板背面的光阻胶膜进行需要蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤六完成光阻胶膜被覆作业的金属基板背面进行曝光显影去除部分光阻胶膜,以露出局部金属基板以备后续需要进行的金属基板背面蚀刻作业,
步骤八、金属基板进行背面蚀刻作业
完成步骤七的曝光/显影以及开窗作业后,即在金属基板的背面进行各图形的蚀刻作业,蚀刻出引脚的背面,同时将引脚正面尽可能的延伸到后续贴装芯片的区域下方,
步骤九、金属基板正面及背面进行光阻胶膜去膜
将金属基板背面余下的光阻胶膜和金属基板的光阻胶膜全部揭除,
步骤十、包封无填料的塑封料
将已完成步骤九所述去膜作业的金属基板背面进行包封无填料的塑封料作业,并进行塑封料包封后的固化作业,使引脚外围的区域以及引脚与引脚之间的区域均嵌置无填料的塑封料,该无填料的塑封料将引脚下部外围以及引脚下部与引脚下部连接成一体,
步骤十一、被覆光阻胶膜
利用被覆设备在将已完成包封无填料塑封料作业的金属基板的正面及背面分别被覆可进行曝光显影的光阻胶膜,以保护后续的蚀刻工艺作业,
步骤十二、已完成包封无填料塑封料作业的金属基板的正面进行需要蚀刻区域的曝光/显影以及开窗
利用曝光显影设备将步骤十一完成光阻胶膜被覆作业的已完成包封无填料塑封料作业的金属基板正面进行曝光显影去除部分光阻胶膜,以备后续需要进行金属基板正面蚀刻作业,
步骤十三、金属基板正面蚀刻作业
完成步骤十二的曝光/显影以及开窗作业后,即在完成包封无填料塑封料作业的金属基板正面进行各图形的蚀刻作业,蚀刻出引脚的正面,且使所述引脚的背面尺寸小于引脚的正面尺寸,形成上大下小的引脚结构,
步骤十四、金属基板正面及背面进行光阻胶膜去膜
将完成步骤十三蚀刻作业的金属基板正面余下的光阻胶膜以及金属基板背面的光阻胶膜全部揭除,制成引线框,
步骤十五、装片
在所述后续贴装芯片的区域下方的引脚正面通过不导电粘结物质进行芯片的植入,
步骤十六、打金属线
将已完成芯片植入作业的半成品进行芯片正面与引脚正面第一金属层之间打金属线作业,
步骤十七、包封有填料塑封料
将已打线完成的半成品正面进行包封有填料塑封料作业,并进行塑封料包封后的固化作业,使引脚的上部以及芯片和金属线外均被有填料塑封料包封,
步骤十八、引脚的背面进行金属层电镀被覆
对已完成步骤十七包封有填料塑封料作业的所述引脚的背面进行第二金属层电镀被覆作业,
步骤十九、切割成品
将已完成步骤十八第二金属层电镀被覆的半成品进行切割作业,使原本以列阵式集合体方式连在一起的芯片一颗颗独立开来,制得双面图形芯片直接置放模组封装结构成品。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102324412A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 无基岛预填塑封料先镀后刻引线框结构及其生产方法
CN102324414A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 有基岛预填塑封料先镀后刻引线框结构及其生产方法
WO2013037184A1 (en) * 2011-09-13 2013-03-21 Jiangsu Changjiang Electronics Technology Co. Ltd Islandless pre-encapsulated etching-then-plating lead frame structures and manufacturing method
WO2013037188A1 (en) * 2011-09-13 2013-03-21 Jiangsu Changjiang Electronics Technology Co. Ltd Pre-encapsulated islandless lead frame structures and manufacturing method
DE102019111437A1 (de) * 2019-05-03 2020-11-05 Heraeus Deutschland GmbH & Co. KG Verfahren zur Herstellung eines elektronischen Zwischenprodukts, elektronisches Zwischenprodukt, Verfahren zur Herstellung eines Elektronik-Bauteils und Elektronik-Bauteil
CN114038884A (zh) * 2021-11-30 2022-02-11 深圳市唯亮光电科技有限公司 预注塑式mini led封装基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
CN101131982A (zh) * 2007-09-13 2008-02-27 江苏长电科技股份有限公司 半导体器件无脚封装结构及其封装工艺
CN101814481A (zh) * 2010-04-30 2010-08-25 江苏长电科技股份有限公司 无基岛引线框结构及其生产方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
CN101131982A (zh) * 2007-09-13 2008-02-27 江苏长电科技股份有限公司 半导体器件无脚封装结构及其封装工艺
CN101814481A (zh) * 2010-04-30 2010-08-25 江苏长电科技股份有限公司 无基岛引线框结构及其生产方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102324412A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 无基岛预填塑封料先镀后刻引线框结构及其生产方法
CN102324414A (zh) * 2011-09-13 2012-01-18 江苏长电科技股份有限公司 有基岛预填塑封料先镀后刻引线框结构及其生产方法
WO2013037184A1 (en) * 2011-09-13 2013-03-21 Jiangsu Changjiang Electronics Technology Co. Ltd Islandless pre-encapsulated etching-then-plating lead frame structures and manufacturing method
WO2013037186A1 (en) * 2011-09-13 2013-03-21 Jiangsu Changjiang Electronics Technology Co. Ltd Islandless pre-encapsulated plating-then-etching lead frame structures and manufacturing method
WO2013037188A1 (en) * 2011-09-13 2013-03-21 Jiangsu Changjiang Electronics Technology Co. Ltd Pre-encapsulated islandless lead frame structures and manufacturing method
DE102019111437A1 (de) * 2019-05-03 2020-11-05 Heraeus Deutschland GmbH & Co. KG Verfahren zur Herstellung eines elektronischen Zwischenprodukts, elektronisches Zwischenprodukt, Verfahren zur Herstellung eines Elektronik-Bauteils und Elektronik-Bauteil
DE102019111437B4 (de) 2019-05-03 2023-09-28 Heraeus Deutschland GmbH & Co. KG Verfahren zur Herstellung eines elektronischen Zwischenprodukts und Verfahren zur Herstellung eines Elektronik-Bauteils
CN114038884A (zh) * 2021-11-30 2022-02-11 深圳市唯亮光电科技有限公司 预注塑式mini led封装基板

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