CN101944511B - 存储单元区制作的方法 - Google Patents
存储单元区制作的方法 Download PDFInfo
- Publication number
- CN101944511B CN101944511B CN2009100545464A CN200910054546A CN101944511B CN 101944511 B CN101944511 B CN 101944511B CN 2009100545464 A CN2009100545464 A CN 2009100545464A CN 200910054546 A CN200910054546 A CN 200910054546A CN 101944511 B CN101944511 B CN 101944511B
- Authority
- CN
- China
- Prior art keywords
- layer
- polysilicon
- polysilicon layer
- silicon
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
本发明提供一种存储单元区制作的方法：在半导体衬底上依次形成FG氧化层、FG多晶硅层、ONO介质层、CG多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层；在所述CG氮化硅硬掩膜层上涂布光阻胶，并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀所述CG氮化硅硬掩膜层、CG氧化硅层、CG氮化硅层、CG多晶硅层和ONO介质层，形成CG；氮化所述FG多晶硅层后，在所形成的CG的两侧制成CG侧壁层；以CG侧壁层和CG为掩膜，刻蚀氮化的所述FG多晶硅层和FG氧化层，形成FG；在CG侧壁层和FG的外侧依次形成氧化层、沉积多晶硅膜，所述多晶硅膜最终将形成EG。本发明提高了浮栅的擦除效率。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种存储单元区制作的方法。
背景技术
目前，在分离栅闪存(Split-Gate Flash)技术的发展中，存储单元区浮栅(Floating Gate，FG)的擦除效率较低，如具有13伏的擦除电压，5秒的擦除时间。提高擦除效率越来越成为高端分离栅极闪存制程中的关键技术。
图1a至图1d示出了现有技术中存储单元区制作流程的剖面结构示意图。
首先，如图1a所示，在半导体衬底100上依次形成FG氧化层101、FG多晶硅层102、氧化层-氮化层-氧化层(ONO)介质层103、控制栅(ControlGate，CG)多晶硅层104、CG氮化硅层105、CG氧化硅层106、CG氮化硅硬掩膜层107，然后在形成的顶层CG氮化硅硬掩膜层107上涂布光阻胶，(所述光阻胶未示出)。并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀CG氮化硅硬掩膜层107、CG氧化硅层106、CG氮化硅层105、CG多晶硅层104和ONO介质层103，形成CG。
接下来，如图1b所示，在每个CG的两侧形成CG侧壁层108，该CG侧壁层为氧化层-氮化层(ON)结构。
如图1c所示，以上述CG侧壁层108和CG为掩膜，刻蚀FG多晶硅层102和FG氧化层101，形成FG。
最后，如图1d所示，在CG侧壁层108和FG的外侧依次形成氧化层109、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅(Erase Gate，EG)110，(图1d中只示出两个FG之间的EG)。所述氧化层109用于隔离FG和EG。在两个CG之间的半导体衬底100上通过离子注入的方法形成公共源(Common Source)111。
根据上述流程所形成的结构，擦除效率比较低，FG与EG之间的电场情况决定了擦除效率，所以现有FG和EG的相对位置及FG的形状是导致擦除效率较低的主要因素。
发明内容
有鉴于此，本发明提供一种存储单元区制作的方法，该方法制作的存储单元区中的浮栅能够提高擦除效率。
为达到上述目的，本发明实施例的技术方案具体是这样实现的：
一种存储单元区制作的方法，包括：
在半导体衬底上依次形成浮栅FG氧化层、FG多晶硅层、氧化层-氮化层-氧化层ONO介质层、控制栅CG多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层；
在所述CG氮化硅硬掩膜层上涂布光阻胶，并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀所述CG氮化硅硬掩膜层、CG氧化硅层、CG氮化硅层、CG多晶硅层和ONO介质层，形成CG；
氮化所述FG多晶硅层后，在所形成的CG的两侧制成CG侧壁层；
以CG侧壁层和CG为掩膜，刻蚀氮化的所述FG多晶硅层和FG氧化层，形成FG；
在CG侧壁层和FG的外侧依次形成氧化层、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅EG。
所述氮化所述FG多晶硅层为：在FG多晶硅层上形成一层氮氧化硅。
所述在FG多晶硅层上形成一层氮氧化硅为：
采用氨气NH3、氮氧原子团或者含氮的气体通入加热的反应腔，氮化FG多晶硅层，在FG多晶硅层上部形成一层氮氧化硅。
所述在FG多晶硅层上形成一层氮氧化硅为：
采用离子注入IMP将氮离子注入到FG多晶硅层中，在FG多晶硅层的上部形成一层氮氧化硅。
在所述形成FG之后，在CG侧壁层和FG的外侧依次形成氧化层之前，还包括：
氧化所形成的FG。
所述氧化为干氧化、或快速热氧化。
由上述技术方案可见，本发明在形成CG之后，在CG的两侧形成CG侧壁层之前，增加氮化FG多晶硅层的步骤，使得在CG边角处的FG多晶硅表面形成一层含氮层，含氮层的存在可以抑制氧的扩散，所以在后续的氧化过程中，靠近CG侧壁层边角处的FG多晶硅层相比于其他FG多晶硅层区域，氧化速率明显减慢，最终在靠近CG侧壁层边角处的FG多晶硅层形成尖角，使制成的FG露出伸向EG的尖角。由于尖角处电场较强，相比于无尖角的FG，更容易使电荷更易扩散，从而有效增大擦除效率，因此，本发明制作的存储单元区中的浮栅提高了擦除效率。
附图说明
图1a至图1d为现有技术中存储单元区制作流程的剖面结构示意图；
图2为现有技术中存储单元区中的FG形状剖面结构示意图；
图3a至图3e为本发明存储单元区制作流程的剖面结构示意图；
图4a为本发明中FG与EG之间面向的示意图；
图4b为本发明中FG与EG之间面向的放大示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
FG的擦除效率和制成FG的形状有密切关系，按照背景技术那样制成FG，由于FG多晶硅层的表面会被上层ONO介质层所氧化，所以在刻蚀得到FG时，在靠近CG侧壁层边角处刻蚀程度会比较大，最终形成的FG形状为：和EG面向之处为圆弧形状，如图2所示。对FG进行擦除实际上就是FG到EG的电荷转移，由于FG面向EG之处为圆弧形状，所以导致FG和EG之间的电场比较小，造成了转移电荷的速度较慢，也就导致了FG的擦除效率比较低。
本发明为了克服这个问题，在制成FG时，修正了FG的形状，使FG具有面向EG的尖角，在FG进行擦除时，电荷都聚集在尖角上，增大了FG和EG之间的电场，使转移电荷的速度便快，从而提高了FG的擦除效率。
为了使FG具有面向EG的尖角，本发明在形成CG之后，在CG的两侧形成CG侧壁层之前，增加氮化FG多晶硅层的步骤，使得在CG边角处的FG多晶硅表面形成一层含氮层，含氮层的存在可以抑制氧的扩散，所以在后续的氧化过程中，靠近CG侧壁层边角处的FG多晶硅层相比于其他FG多晶硅层区域，氧化速率明显减慢，最终在靠近CG侧壁层边角处的FG多晶硅层形成尖角，使制成的FG露出伸向EG的尖角。由于尖角处电场较强，相比于无尖角的FG，更容易使电荷更易扩散，从而有效增大擦除效率。
图3a～图3e为本发明存储单元区制作流程的剖面结构示意图，其具体过程为：
首先，如图3a所示，在半导体衬底100上依次形成FG氧化层101、FG多晶硅层102、ONO介质层103、CG多晶硅层104、CG氮化硅层105、CG氧化硅层106、CG氮化硅硬掩膜层107，然后在形成的顶层CG氮化硅硬掩膜层107上涂布光阻胶，(所述光阻胶未示出)。并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀CG氮化硅硬掩膜层107、CG氧化硅层106、CG氮化硅层105、CG多晶硅层104和ONO介质层103，形成CG。
这个过程为现有技术，这里不再累述。
其次，如图3b所示，进行氮化过程，在裸露的FG多晶硅层102上形成氮化一层氮氧化硅(SiON)201；
在该过程中，由于在FG多晶硅层102上制作ONO介质层103时FG多晶硅层102会被氧化，形成二氧化硅SiO2，然后在氮化过程中，氮离子和氧离子进行反应，得到了一层SiON，该SiON的存在可以抑制氧的扩散，所以在后续的氧化过程中，靠近CG侧壁层边角处的FG多晶硅层相比于其他FG多晶硅层区域，氧化速率明显减慢；
在裸露的FG多晶硅层102上形成SiON有两种方法，以下分别进行说明：
第一种方法，采用氨气(NH3)、氮氧原子团或者其他含氮的气体通入加热的反应腔，氮化FG多晶硅层102形成SiON，这种方法也会对CG同时进行氮化，但是由于后续需要在CG上形成CG侧壁层，所以不会对CG的性能产生任何影响；例如，反应腔的温度为900～1100摄氏度，气压为0.1T～5T，一般形成的SiON厚度为小于等于50埃；
第二种方法，采用离子注入(IMP)的方法将氮离子注入到FG多晶硅层102中反应，在FG多晶硅层104的上部得到一层SiON，例如，注入的IMP剂量小于E13，一般形成的SiON厚度为小于等于50埃。
再次，如图3c所示，在每个CG的两侧形成CG侧壁层108，该CG侧壁层为氧化层-氮化层(ON)结构；
如图3d所示，以上述CG侧壁层108和CG为掩膜，刻蚀SiON201和FG多晶硅层102，以及FG氧化层101，形成FG；
在该过程中，由于SiON201具有抑制氧化作用，从而使靠近CG侧壁层边角处的FG多晶硅层相比于其他FG多晶硅层区域，氧化速率明显减慢，形成尖角；
在该过程后，如果得到的FG的面向EG的尖角不够明显，为了进一步提高FG的擦除效率，还可以再进行氧化，使得靠近CG边角处的FG中的氮离子进一步被氧化为SiON，形成尖角，再进行氧化的方法可以为进行干氧化过程、还可以为快速热氧化(RTO)过程；
在该过程中，也可以直接进行再氧化，使得靠近CG边角处的FG中的氮离子进一步被氧化为SiON，形成尖角，再进行氧化的方法可以为进行干氧化过程、还可以为RTO过程；
这样，FG就形成了面向EG的尖角。
最后，如图3e所示，在CG侧壁层108和FG的外侧依次形成氧化层109、沉积多晶硅膜，所述多晶硅膜最终将形成EG110，(图1e中只示出两个FG之间的EG)。所述氧化层109用于隔离FG和EG。在两个CG之间的半导体衬底100上通过离子注入的方法形成Common Source111。
经过了上述过程，FG就出现了比较突出的尖角，这是现有技术所不能达到的效果。如图4a和4b所示，图4a为本发明中FG与EG之间面向的示意图，图中只示意出图3e中的左侧结构。图3b为FG与EG之间面向部分的放大图，为清楚起见，图中只示意出FG和EG。通过实验发现，采用本发明的这种方法，FG的擦除电压能够达到11伏左右。
综上所述，由于在形成CG之后，在CG的两侧形成CG侧壁层之前，增加氮化FG多晶硅层的步骤，所以最终形成的FG具有面向EG的尖角，正是由于这尖角大大增加了FG和EG之间的电场，有效增大了擦除效率。
以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种存储单元区制作的方法，包括：
在半导体衬底上依次形成浮栅FG氧化层、FG多晶硅层、氧化层-氮化层-氧化层ONO介质层、控制栅CG多晶硅层、CG氮化硅层、CG氧化硅层、CG氮化硅硬掩膜层；
在所述CG氮化硅硬掩膜层上涂布光阻胶，并图案化该光阻胶，以该图案化的光阻胶为掩膜，依次刻蚀所述CG氮化硅硬掩膜层、CG氧化硅层、CG氮化硅层、CG多晶硅层和ONO介质层，形成CG；
氮化所述FG多晶硅层后，在所形成的CG的两侧制成CG侧壁层；
以CG侧壁层和CG为掩膜，刻蚀氮化的所述FG多晶硅层和FG氧化层，形成FG；
在CG侧壁层和FG的外侧依次形成氧化层、沉积多晶硅膜，所述多晶硅膜最终将形成擦除栅EG。
2.如权利要求1所述的方法，其特征在于，所述氮化所述FG多晶硅层为：在FG多晶硅层上形成一层氮氧化硅。
3.如权利要求2所述的方法，其特征在于，所述在FG多晶硅层上形成一层氮氧化硅为：
采用含氮的气体通入加热的反应腔，氮化FG多晶硅层，在FG多晶硅层上部形成一层氮氧化硅；所述含氮的气体为氨气NH3或氮氧原子团。
4.如权利要求2所述的方法，其特征在于，所述在FG多晶硅层上形成一层氮氧化硅为：
采用离子注入IMP将氮离子注入到FG多晶硅层中，在FG多晶硅层的上部形成一层氮氧化硅。
5.如权利要求1～4所述任一种的方法，其特征在于，在所述形成FG之后，在CG侧壁层和FG的外侧依次形成氧化层之前，还包括：
氧化所形成的FG。
6.如权利要求5所述的方法，其特征在于，所述氧化为干氧化或快速热氧化。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100545464A CN101944511B (zh) | 2009-07-09 | 2009-07-09 | 存储单元区制作的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009100545464A CN101944511B (zh) | 2009-07-09 | 2009-07-09 | 存储单元区制作的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101944511A CN101944511A (zh) | 2011-01-12 |
| CN101944511B true CN101944511B (zh) | 2012-07-25 |
Family
ID=43436427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009100545464A Active CN101944511B (zh) | 2009-07-09 | 2009-07-09 | 存储单元区制作的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101944511B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105355601B (zh) * | 2014-08-21 | 2018-10-23 | 中芯国际集成电路制造(上海)有限公司 | 非易失性存储器的制作方法及非易失性存储器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528843B1 (en) * | 2002-05-03 | 2003-03-04 | Silicon Based Technology Corp. | Self-aligned split-gate flash memory cell having a single-side tip-shaped floating-gate structure and its contactless flash memory arrays |
| CN1591879A (zh) * | 2003-08-29 | 2005-03-09 | 中芯国际集成电路制造(上海)有限公司 | 一种电可擦除可编程只读存储器及其制造方法 |
| CN101179017A (zh) * | 2006-11-10 | 2008-05-14 | 上海华虹Nec电子有限公司 | 分离栅浮栅尖端的制造方法 |
-
2009
- 2009-07-09 CN CN2009100545464A patent/CN101944511B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6528843B1 (en) * | 2002-05-03 | 2003-03-04 | Silicon Based Technology Corp. | Self-aligned split-gate flash memory cell having a single-side tip-shaped floating-gate structure and its contactless flash memory arrays |
| CN1591879A (zh) * | 2003-08-29 | 2005-03-09 | 中芯国际集成电路制造(上海)有限公司 | 一种电可擦除可编程只读存储器及其制造方法 |
| CN101179017A (zh) * | 2006-11-10 | 2008-05-14 | 上海华虹Nec电子有限公司 | 分离栅浮栅尖端的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101944511A (zh) | 2011-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1234324B1 (en) | Ono-deposition for 2-bit eeprom devices | |
| US6406960B1 (en) | Process for fabricating an ONO structure having a silicon-rich silicon nitride layer | |
| CN111063690B (zh) | 存储器阵列和形成集成式组合件的方法 | |
| US6903968B2 (en) | Nonvolatile memory capable of storing multibits binary information and the method of forming the same | |
| US6248628B1 (en) | Method of fabricating an ONO dielectric by nitridation for MNOS memory cells | |
| US7115469B1 (en) | Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process | |
| CN106298793B (zh) | 自对准分栅闪存器件及其制造方法 | |
| CN100481351C (zh) | 自对准分裂栅非易失存储器结构及其制造方法 | |
| US6753569B2 (en) | Method to fabricate a non-smiling effect structure in split-gate flash with self-aligned isolation | |
| CN101373711B (zh) | 非易失性存储器的制造方法 | |
| US20060008999A1 (en) | Creating a dielectric layer using ALD to deposit multiple components | |
| TWI408800B (zh) | 非揮發性記憶體單元及其製造方法 | |
| US6458677B1 (en) | Process for fabricating an ONO structure | |
| JP2008172200A (ja) | 実質的に高いカップリングレシオをもつ円筒型チャンネル電荷トラッピング装置 | |
| TW201637197A (zh) | 非揮發性記憶體元件及其製作方法 | |
| US20070059945A1 (en) | Atomic layer deposition with nitridation and oxidation | |
| US6180538B1 (en) | Process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device using rapid-thermal-chemical-vapor-deposition | |
| CN102543885A (zh) | 分立栅存储器件及其形成方法 | |
| KR101217260B1 (ko) | 감소된 전하 손실을 갖는 메모리 셀 구조의 제조방법 | |
| US20160240622A1 (en) | Non-volatile memory device and manufacture of the same | |
| US20080085584A1 (en) | Oxidation/heat treatment methods of manufacturing non-volatile memory devices | |
| US8383481B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| CN101944511B (zh) | 存储单元区制作的方法 | |
| US20080128786A1 (en) | High density semiconductor memory device and method for manufacturing the same | |
| US10229926B2 (en) | Flash memory device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |