CN101919050B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，用于在半导体器件的内部取得电源布线/接地布线的阻抗匹配，不依赖于电路基板的安装布局而使噪声电流减少。本发明的代表性实施方式的半导体器件具有封装衬底、半导体芯片、电源布线以及接地布线，还具有导电板、第一阻抗调整元件和第二阻抗调整元件，根据导电板确定电源布线、接地布线的寄生电容，通过第一阻抗调整元件和第二阻抗调整元件来调整电源布线和接地布线的阻抗。

Description

半导体器件
技术领域
本发明涉及在半导体器件中能使噪声电流减少的技术。 
背景技术
近年来，在安装有LSI(Large Scale Integrated Circuit)的电子控制基板逐渐增加之中，LSI的工作频率的高次谐波成为传导、辐射噪声，影响其他设备的电磁干扰(EMI：Electro-Magnetic Interference)成为问题。 
作为电子设备等产生的EMI的主要原因，可列举出LSI等内部电路的高速开关工作中产生的高频电流。在LSI内部产生的高频电流向电路基板传播，引起来自电路基板的辐射。另外，还有可能引起经由连接在电路基板上的连接器向布线或其他基板传播、辐射。针对该问题，提出了防止从LSI向电路基板传播高频电流的技术。 
例如，专利文献1公开了利用如下构成来提高低通滤波器的效果，即：在安装LSI的电路基板中具备将电源端子与通孔电连接的第一电容器、第一电源布线、第二电源布线以及第二电容器，在预定频率范围内使电源布线的特性阻抗大小为电容器阻抗大小的三倍以上，而且使电源布线的长度在将20mm乘以电路基板的波长缩短率后的值以上且在将预定频率的上限频率的1/4波长乘以波长缩短率后的值以下。 
另外，例如专利文献2公开了如下的半导体器件的构成：在布线基板上配设预定的布线，在形成有在接近该布线的位置上配置有电磁波遮断膜(金属箔)的布线基板、以及在半导体芯片的集成电路的面上配置绝缘膜，在该电磁波遮断膜上隔着绝缘膜配置导线，将该导线与半导体芯片的外部端子电连接，使用密封材料密封而成。根据该结构，能够实现由布线或者半导体封装内的导线产生的布线电感的减少 和感应性串扰(cross talk)的减少。 
对应于此，在非专利文献1中，作为抑制成为辐射的主要原因的以同相位流过电源布线/接地(GND)布线的高频电流(共模电流)的方法，提出了使印刷电路板的布线图案产生的寄生电感和电容适当平衡的方法。图12示出该方法的概要。 
图12是表示电子设备中的共模电流产生的状况的示意图。图12的上层所示那样，电子设备由安装有半导体器件10的电路基板201、电源电缆202、电源203、以及基准接地101构成。将该构成电路分别等效电路化后的电路是图12的下层的图。 
电路基板201用等效电路501表示，电源电缆202用等效电路502表示，电源203用等效电路503表示。在等效电路501内，使用具有噪声源500的半导体器件10的等效电路510、电路基板201的电源布线图案521和接地布线图案522分别相对于基准接地101具有的寄生电容531、532以及寄生电感来表示。另外，电源电缆202的等效电路502、电源203的等效电路503也同样地使用相对于基准接地101的寄生电容、寄生电感、以及电源布线/接地布线间的寄生电容来表示。 
在该构成电路的等效电路中存在2个噪声电流环路。从半导体器件10漏出的噪声电流形成经由电路基板201的电源布线图案521的寄生电容531流过基准接地101的电源侧噪声电流环路402、和经由电路基板201的接地布线图案522的寄生电容532流过基准接地101的接地侧噪声电流环路403。以同相位流过电源布线/接地布线(GND布线)的高频电流即共模电流由这两个噪声电流的差产生。 
两个噪声电流产生差值是由于两个噪声电流环路的阻抗存在差异的缘故，为了减少共模电流，控制噪声电流环路的寄生电容和基板布线图案的寄生电感、并使两个噪声电流环路的阻抗相匹配尤为重要。将其称为阻抗的平衡化。反之，将阻抗存在差值的状态表现为阻抗不平衡。在非专利文献1中，使电路基板的布线图案变化，控制寄生电容的值而使阻抗平衡化，从而抑制了共模电流。 
另外，作为抑制共模电流的其他方法，专利文献3公开了如下技 术，即：通过在接地层设置贯通的部分以使位于印刷电路板上所布线的通信线的下部，利用接近贯通部分而流过的两个环路电流产生方向相反的2个磁通，该2个磁通相互抵消，从而使共模电流的水平衰减。 
专利文献1：日本特开2001-119110号公报 
专利文献2：日本特开平11-220056号公报 
专利文献3：日本特开2000-307205号公报 
非专利文献1：电子信息通信学会论文杂志CVol.J89-C No.11pp.854-865 
发明内容
上述专利文献1、2提出了防止从半导体器件向电路基板传播高频电流的构造的方案。根据上述两个方法，能够抑制高频电流向2个环路的传播(差模电流)。但是，无法有效地抑制作为辐射的主要原因的以同相位流过电源布线/接地(接地)布线的高频电流(共模电流)。 
另外，非专利文献1中示出了抑制电路基板的阻抗的不平衡并抑制共模电流的方法。但是，非专利文献1的方法必须在含有半导体器件和电路基板的整个系统进行平衡化。因此，需要按每个电路基板的布局进行阻抗的调整，有时花费成本和设计的时间。另外，专利文献3所公开的技术是利用电路基板的构造在电路基板中抑制共模电流的技术。 
因此，本发明的目的在于提供一种半导体器件，能够在半导体器件的内部取得电源布线/接地布线的阻抗的匹配，抑制共模电流，不依赖于电路基板的安装布局而使噪声电流减少。 
本发明的上述以及其他目的和新特征通过本说明书的记叙和附图来明确。 
下面，简单说明本申请所公开的发明中具有代表性的技术方案的概要。 
本发明的代表性实施方式的半导体器件包括：封装衬底；安装在上述封装衬底上的半导体芯片；向上述半导体芯片提供第一电源电位的第一布线；向上述半导体芯片提供低于上述第一电源电位的第二电源电位的第二布线，上述半导体器件的特征在于，还包括具有与上述第一电源电位以及上述第二电源电位不同的第三电位的导电板，而且，还包括第一元件和第二元件中的至少一个，上述第一元件设置在上述第一布线的路径上，并用于调整上述第一布线和上述第二布线的阻抗，上述第二元件设置在上述第二布线的路径上，并用于调整上述第一布线和上述第二布线的阻抗，在上述第一布线与上述导电板之间的寄生电容的第一阻抗、上述第二布线与上述导电板之间的寄生电容的第二阻抗、将上述第一布线的寄生电感的阻抗和上述第一元件的阻抗合成后的第三阻抗、以及将上述第二布线的寄生电感的阻抗和上述第二元件的阻抗合成后的第四阻抗中，调整上述第一元件和上述第二元件的阻抗，以使上述第一阻抗与上述第四阻抗之积在误差3％的范围内等于上述第二阻抗与上述第三阻抗之积。 
下面，简单说明通过本申请所公开的发明中具有代表性的技术方案所得到的效果。 
根据本发明的代表性的实施方式，能够仅在半导体器件的内部将半导体器件的阻抗的不平衡进行平衡化，能够不受外部电路基板的布线状态的影响而抑制半导体器件的EMI。 
附图说明
图1是表示本发明实施方式1的半导体器件的结构例的图。 
图2是表示本发明实施方式1的半导体器件的结构例的图。 
图3是表示本发明实施方式1的半导体器件的近似等效电路的图。 
图4是表示更近似本发明实施方式1的半导体器件的等效电路的等效电路的图。 
图5是表示将本发明实施方式1的未安装导电板的结构的半导体器件安装在电路基板上时的共模电流的产生状况的图。 
图6是表示将本发明实施方式1的安装了导电板的结构的半导体器件安装在电路基板上时的共模电流的产生状况的图。 
图7是表示本发明实施方式2的半导体器件的结构例的图。 
图8是表示本发明实施方式3的半导体器件的结构例的图。 
图9是表示本发明实施方式3的半导体器件的等效电路的图。 
图10是表示本发明实施方式4的半导体器件的结构例的图。 
图11是表示本发明实施方式4的半导体器件的等效电路的图。 
图12是表示电子设备的共模电流产生的状况的示意图。 
图13是表示测量共模电流的产生状况的测量系统的结构的图。 
图14是表示本发明实施方式5的半导体器件的安装例的图。 
图15是表示本发明实施方式5的半导体器件的第一层的安装例的图。 
图16是表示本发明实施方式5的半导体器件的第二层的安装例的图。 
图17是表示本发明实施方式5的半导体器件的第三层的安装例的图。 
图18是表示本发明实施方式6的半导体器件的结构例的图。 
图19是表示本发明实施方式6的半导体器件的等效电路的图。 
图20是表示本发明实施方式7的半导体器件的结构例的图。 
图21是表示本发明实施方式7的半导体器件的等效电路的图。 
图22是表示本发明实施方式8的半导体器件的结构例的图。 
图23是表示本发明实施方式9的半导体器件的结构例的图。 
图24是表示将本发明实施方式1的半导体器件安装在电路基板上时的共模电流401的产生状况的图。 
图25是表示将本发明实施方式1的半导体器件安装在电路基板上时的阻抗积的比的容许误差的图。 
具体实施方式
以下，根据附图来详细说明本发明的实施方式。在用于说明实施方式的全部附图中，原则上对相同部分标记同一标号，省略其反复的说明。 
<实施方式1> 
以下，说明本发明实施方式1的半导体器件。图1和图2是表示本实施方式的半导体器件的结构例的图。 
半导体芯片12的电源用端子经由导线13与形成于布线层的电源布线15相连接。电源布线15经由阻抗调整元件31连接到电源层22。另外，同样地，半导体芯片12的接地端子经由导线14与形成于布线层的 接地布线16相连接。接地布线16经由阻抗调整元件32与接地层23相连接。在封装衬底的各层间填充有介质21。 
在半导体器件10的最下层配置导电板11。导电板11具有相对于基准接地101的与半导体器件10内部的电源布线15/接地布线16不同的电位，使电源布线15/接地布线16产生寄生电容。导电板11设置在电源布线15/接地布线16的正下方、半导体器件10的与电路基板的接触面侧。 
在本实施方式中，如此配置了导电板11，但只要使电源布线15/接地布线16产生寄生电容，导电板11的大小任意均可。另外，优选的是，导电板11设置在半导体器件10的与电路基板的接触面侧，但只要是使半导体器件10内部的电源布线15/接地布线16产生寄生电容的位置，则可以任意配置。 
图3是表示本实施方式的半导体器件10的近似等效电路的图。在图3中，等效电路包括半导体器件10、安装有半导体器件10的电路基板61以及电源电缆62。当图1和图2所示的半导体芯片12工作时，半导体器件10中流过贯通电流100。在半导体器件10的内部的电源布线15、接地布线16分别产生了寄生电感43、44，而且与导电板11之间分别产生了寄生电容41、42。 
寄生电容45是电源布线15/接地布线16间的寄生电容，寄生电容46是导电板11与基准接地101之间的寄生电容。在图3中的V-G之间存在寄生电容45，但也可以在V-G之间安装旁路电容器。此时，V-G间的阻抗设为充分小于阻抗调整元件31、32、寄生电感43、44的布线阻抗的值，设为高频的同电位。 
图4是表示更近似图3所示的等效电路的等效电路的图。在图4中，连接点102是连接半导体器件10和电路基板61的点，进而，示出了电路基板61和电源电缆62的阻抗即共模阻抗52、共模电流53、共模电压54。 
在该电路中，导出抑制共模电流53的条件。 
将图4的电路中的电源布线15/接地布线16与导电板11之间的寄 生电容41、42的阻抗分别设为ZCv、ZCg。另外，将电源布线15/接地布线16的寄生电感43、44和阻抗调整元件31、32分别合成后的阻抗值即合成阻抗47、48设为ZLv、ZLg。另外，将电路基板和电源电缆的阻抗即共模阻抗52设为ZC，共模电压54设为VC，噪声源51的电压设为Vd。此时，共模电压54可用下式来表示。 
[式1] 
V C = ( Z Lg Z Cv - Z Cg Z Lv ) ( Z Cv + Z Cg ) ( Z Lv + Z Lg ) V d
共模电流53与共模电压54成比例。因此，用于抑制共模电流53的条件作为下式而得到。 
[式2] 
ZCvZLg＝ZCgZLv
该式与图4的电桥电路平衡化的条件相同。在此，当将寄生电容41、42分别设为Cv、Cg，将电源布线15/接地布线16的寄生电感43、44分别设为Lv、Lg，将阻抗调整元件31、32分别设为Lv’、Lg’时，能得到以下的式子。 
[式3] 
Cg(Lg+Lg′)＝Cv(Lv+Lv′) 
可知通过调整阻抗调整元件31、32以满足该条件，就能够抑制共模电流53。 
作为相对于本实施方式的半导体器件10的比较例，示出图1所示的半导体器件10的结构中将未安装导电板11的结构的半导体器件10安装在电路基板上时共模电流的产生状况、和将安装有导电板11的结构的半导体器件10安装在电路基板上时的共模电流的产生状况。 
图13是表示测量共模电流的产生状况的测量系统的结构的图。在图13中，测量系统包括安装有半导体器件10的电路基板201、电源电 缆202、模拟负载电路204以及电源203。电源电缆202位于与电路基板201相距1500mm的长度、与基准接地101相距50mm的高度的位置。另外，电路基板201也位于与基准接地101相距50mm的高度的位置。电流探针302固定在与电路基板201相距50mm的位置。 
使电路基板201工作，使用电流探针302和频谱分析仪301来测量出流过电源电缆202的共模电流401。测量出针对图1的半导体器件10的上部的阻抗调整元件31、32利用电感元件将接地端子侧的阻抗调整元件32的值固定为10nH、并使电源端子侧的阻抗调整元件31的值从1nH变化到100nH时的共模电流401的变化量。 
图5是表示将未安装导电板11的结构的半导体器件10安装在电路基板201上时共模电流401的产生状况的图，图6是表示将安装有导电板11的结构的半导体器件10安装在电路基板201上时共模电流401的产生状况的图。将电源端子侧的阻抗调整元件31的值设为Lg，将接地端子侧的阻抗调整元件32的值设为Lv，将Lg与Lv之比作为阻抗调整比而取为横轴，将共模电流401取为纵轴，进行了比较。 
由图5、图6的结果均得知，通过利用阻抗调整元件31、32调整阻抗，能够抑制共模电流401。另外，在图5中，受到安装有半导体器件10的电路基板201的布线图案的影响，图3所示的寄生电容41、42没有唯一确定，所以共模电流401为最小的平衡点随频率的不同而不同。 
因此，由于电路基板201的布局而使共模电流401的抑制效果产生偏差。相对于此，在安装有导电板11的结构的半导体器件10中，如图6那样，平衡点唯一地确定，能够不受电路基板201的影响而抑制共模电流401。 
如以上那样，在具有导电板11的结构的本实施方式的半导体器件10中，通过使用阻抗调整元件31、32仅在半导体器件10的内部调整阻抗进行平衡化，能够不受安装半导体器件10的电路基板201的布线图案的影响而抑制共模电流。 
<实施方式2> 
以下，说明本发明实施方式2的半导体器件。图7是表示本实施方 式的半导体器件的结构例的图。本实施方式的半导体器件10是图1所示的半导体器件10的结构中的电源层22、接地层23不是位于同一面的层而是位于不同层时的例子。 
在电源布线15/接地布线16位于同一面内、或者进行了多层化时，半导体器件10都能够与图3所示的等效电路同样地处理，与实施方式1的情况相同，通过使用阻抗调整元件31、32调整阻抗，能够抑制共模电流。 
<实施方式3> 
以下，说明本发明实施方式3的半导体器件。图8是表示本实施方式的半导体器件的结构例的图。半导体芯片12的电源用端子经由导线13与形成于布线层的电源布线15相连接。电源布线15连接到电源层22，并且经由阻抗调整元件33连接到导电板11。另外，同样地，半导体芯片12的接地端子经由导线14与接地布线16相连接。接地布线16连接在接地层23上，并且经由阻抗调整元件34连接到导电板11。在封装衬底的各层间填充有介质21。 
在半导体器件10的最下层配置导电板11。导电板11具有相对于基准接地101的与半导体器件10内部的电源布线15/接地布线16不同的电位，使电源布线15/接地布线16产生寄生电容。与实施方式1同样地，导电板11的大小只要是使电源布线15/接地布线16产生寄生电容，则任意均可。另外，优选的是，导电板11设置在半导体器件10的与电路基板的接触面侧，但只要是使半导体器件10内部的电源布线15/接地布线16产生寄生电容的位置，则可以任意配置。 
图9是表示本实施方式的半导体器件10的等效电路的图。使用分别设置于电源布线15/接地布线16的阻抗调整元件33、34、电源布线15和导电板11产生的寄生电容41、接地布线16和导电板11产生的寄生电容42、电源布线15的寄生电感43、接地布线16的寄生电感44来表示半导体器件10的电源布线15/接地布线16的等效电路。 
为了抑制图9的共模电流53，只要抑制共模电压54的产生即可。在图9所示的等效电路中，如果将由噪声源51、寄生电容41、42、寄 生电感43、44、阻抗调整元件33、34构成的电桥电路平衡化，则能够抑制共模电压54的产生。此时，噪声源51、寄生电容41、42、寄生电感43、44是根据半导体器件10的构造确定的，所以通过调整阻抗调整元件33、34，能够将电桥电路平衡化。 
即，当将图9的电路中的寄生电容41、42和阻抗调整元件33、34的阻抗分别合成后的值设为ZCv、ZCg，而且，将寄生电感43、44的阻抗分别设为ZLv、ZLg时，电桥电路平衡化的条件与实施方式1的式2相同，将寄生电容41、42分别设为Cv、Cg，将阻抗调整元件33、34分别设为Cv’、Cg’，寄生电感43、44分别设为Lv、Lg时，能得到下式。 
[式4] 
(Cg+Cg′)Lg＝(Cv+Cv′)Lv
可知通过调整阻抗调整元件33、34以满足该条件，就能够抑制共模电流53。此时，对阻抗调整元件33、34使用电容性的调整元件，以使电源布线15/接地布线16和导电板11不会在低频区域短路。 
<实施方式4> 
以下，说明本发明实施方式4的半导体器件。图10是表示本实施方式的半导体器件的结构例的图。半导体芯片12的电源用端子经由导线13与形成于布线层的电源布线15相连接。电源布线15经由阻抗调整元件31连接到电源层22，并且经由阻抗调整元件33连接到导电板11。另外，同样地，半导体芯片12的接地端子经由导线14连接在接地布线16。接地布线16经由阻抗调整元件32连接在接地层23，并且经由阻抗调整元件34连接到导电板11。在封装衬底的各层间填充有介质21。 
在半导体器件10的最下层配置导电板11。导电板11具有相对于基准接地101的与半导体器件10内部的电源布线15/接地布线16不同的电位，使电源布线15/接地布线16产生寄生电容。与实施方式1同样地，导电板11的大小只要是使电源布线15/接地布线16产生寄生电容，则任意均可。另外，优选的是，导电板11设置在半导体器件10的与电路基板的接触面侧，但只要是使半导体器件10内部的电源布线15 /接地布线16产生寄生电容的位置，则可以任意配置。 
图11是表示本实施方式的半导体器件10的等效电路的图。使用分别设置于电源布线15/接地布线16的阻抗调整元件31、32以及阻抗调整元件33、34、电源布线15和导电板11产生的寄生电容41、接地布线16和导电板11产生的寄生电容42、电源布线15的寄生电感43、接地布线16的寄生电感44来表示半导体器件10的电源布线15/接地布线16的等效电路。 
为了抑制图11的共模电流53，只要抑制共模电压54的产生即可。在图11所示的等效电路中，如果将由噪声源51和寄生电容41、42、寄生电感43、44、阻抗调整元件31、32、33、34构成的电桥电路平衡化，则能够抑制共模电压54的产生。此时，噪声源51、寄生电容41、42、寄生电感43、44是根据半导体器件10的构造确定的，所以通过调整阻抗调整元件31、32、33、34，能够将电桥电路平衡化。 
即，当将图11的电路中的寄生电容41、42和阻抗调整元件33、34的阻抗分别合成后的值设为ZCv、ZCg，而且，将寄生电感43、44和阻抗调整元件31、32分别合成后的阻抗值设为ZLv、ZLg时，电桥电路平衡化的条件与实施方式1的式2相同，将寄生电容41、42分别设为Cv、Cg，将阻抗调整元件33、34分别设为Cv’、Cg’，寄生电感43、44分别设为Lv、Lg，阻抗调整元件31、32分别设为Lv’、Lg’时，能得到下式。 
[式5] 
(Cg+Cg′)(Lg+Lg′)＝(Cv+Cv′)(Lv+Lg′) 
可知通过调整阻抗调整元件31、32、33、34以满足该条件，就能够抑制共模电流53。此时，对阻抗调整元件33、34使用电容性的调整元件，以使电源布线15/接地布线16和导电板11不会在低频区域短路。 
如上所述，在具有如实施方式1～4的例子中说明的导电板11的结构的半导体器件10中，通过使用阻抗调整元件31、32、33、34仅在半导体器件10的内部调整阻抗进行平衡化，能够不受安装半导体器件10 的电路基板201的布线图案的影响而抑制共模电流，使噪声电流减少。 
<实施方式5> 
以下，说明本发明实施方式5的半导体器件。图14～图17是表示本实施方式的半导体器件的安装例的图。图14是表示半导体器件10的安装例，图15～图17是分别表示半导体器件10的第一层～第三层的安装例的图。 
半导体芯片12的电源用端子经由导线13与形成于第一层的布线层的电源布线25相连接。电源布线25经由支柱17与第二层的电源布线152相连接。进而，经由支柱20与第一层的电源布线15相连接，经由阻抗调整元件31连接到电源布线151。进而，经由支柱201与第二层的电源布线153相连接。 
另外，同样地，半导体芯片12的接地端子经由导线14与形成于第一层的布线层的接地布线24相连接。接地布线24经由支柱19与第二层的接地布线162相连接。进而，经由支柱18与第一层的接地布线16相连接，经由阻抗调整元件32连接到接地布线161。进而，经由支柱181与第二层的接地布线163相连接。第三层具有导电板11，而且在各层间填充有介质。 
如此，如果电源布线/接地布线以经由阻抗调整元件31、32与封装外部的电源布线连接的方式进行布线，则与实施方式1～4同样地，能够减少共模电流。另外，如本实施方式的例子所示，也可以将旁路电容器49安装在电源布线-接地布线之间。 
<实施方式6> 
以下，说明本发明实施方式6的半导体器件。图18是表示本实施方式的半导体器件的结构例的图。本实施方式的半导体器件10是将导电板11配置在半导体芯片12和电源层22及接地层23之间而不是设置在与电路基板的接触面侧时的例子。 
此时的等效电路成为如图19所示那样，封装衬底上的电源布线15/接地布线16相对于基准接地101具有寄生电容411、421。但是，例如，为了使封装衬底内的介电常数部分地变化，通过插入介质211、 使介质21的介电常数变化、缩小封装衬底间的距离、或者隔开封装与基准接地101的距离，能够增大相对于寄生电容411、421的寄生电容41、42的值，减少寄生电容411、421的影响。因此，至此为止同样地，能够使用与图4同样的等效电路进行处理。 
<实施方式7> 
以下，说明本发明实施方式7的半导体器件。图20是表示本实施方式的半导体器件的结构例的图。本实施方式的半导体器件10是没有阻抗调整用元件31、32时的例子。另外，图21是表示本实施方式的半导体器件10的等效电路的图。使用电源布线15和导电板11产生的寄生电容41、接地布线16和导电板11产生的寄生电容42、电源布线15的寄生电感43、接地布线16的寄生电感44来表示半导体器件10的电源布线15/接地布线16的等效电路。 
在此，如果导电板11和封装衬底上的电源布线15/接地布线16产生的寄生电容41、42、以及寄生电感43、44是满足实施方式1所示的式2的值，则即使在没有阻抗调整元件31、32的情况下也能够减少共模电流53。 
在图21所示的等效电路中，为了抑制共模电流53，只要抑制共模电压54的产生即可。在此，如果将由噪声源51和寄生电容41、42、寄生电感43、44构成的电桥电路平衡化，则能够抑制共模电压54的产生。此时，噪声源51、寄生电容41、42、寄生电感43、44是根据半导体器件10的构造确定的，所以可知只要在设计半导体器件10时设计成将上述电桥电路平衡化即可。 
即，当将图21的等效电路中的寄生电容41、42设为ZCv、ZCg，而且，将寄生电感43、44设为ZLv、ZLg时，电桥电路平衡化的条件与实施方式1的式2相同，因此，当将寄生电容41、42分别设为Cv、Cg，将寄生电感43、44分别设为Lv、Lg时，能得到下式。 
[式6] 
CvLv＝CgLg
这样，即使在没有阻抗调整用元件31、32的情况下，也能够通过 设计成满足式6来减少共模电流53。 
<实施方式8> 
以下，说明本发明实施方式8的半导体器件。如实施方式2中说明那样，优选的是，导电板11配置在电路基板面侧，但只要是使电源布线15/接地布线16产生寄生电容的位置，则可以任意配置。图22是表示本实施方式的半导体器件的结构例的图。在本实施方式的半导体器件10中，导电板11配置在半导体芯片12与电源层23之间。在该情况下的等效电路中，如图19所示的寄生电容411、421那样，相对于基准接地101产生电容。 
但是，例如，为了使封装衬底内的介电常数部分地变化，通过插入介质211、使介质21的介电常数变化、缩小封装衬底间的距离、或者隔开封装与基准接地101的距离，能够增大相对于寄生电容411、421的寄生电容41、42的值，减少寄生电容411、421的影响。因此，至此为止同样地，能够使用与图11同样的等效电路进行处理。 
<实施方式9> 
以下，说明本发明实施方式9的半导体器件。如实施方式2中说明的那样，优选的是，导电板11配置在电路基板面侧，但只要是使电源布线15/接地布线16产生寄生电容的位置，则可以任意配置。图23是表示本实施方式的半导体器件的结构例的图。在本实施方式的半导体器件10中，导电板11配置在电源层22与接地层23之间。在该情况下的等效电路中，如图19所示的寄生电容411、421那样，相对于基准接地101产生电容。 
但是，例如，为了使封装衬底内的介电常数部分地变化，通过插入介质211、使介质21的介电常数变化、缩小封装衬底间的距离、或者隔开封装与基准接地101的距离，与实施方式6同样地，能够增大相对于寄生电容411、421的寄生电容41、42的值，减少寄生电容411、421的影响。因此，至此为止同样地，能够使用与图11同样的等效电路进行处理。 
在上述实施方式1～9中，式2是只要使阻抗的积相等就能够减少 共模电流这样的式子，但当考虑用下式表示的阻抗积之比β时，在β的误差3％的范围内，减少效果非常好。 
[式7] 
&beta; = Z Cv Z Lg Z Cg Z Lv
例如，在车载设备中，使用国际无线干扰专门委员会(CISPR)制定的标准即用于保护车载接收机的干扰特性的容许值以及测量法(CISPR25)的Class5来规定了辐射电磁场。据此，需要使与连接车载设备和电源的电源电缆202等的线束相距d＝1m远处的辐射电磁场为12dBμV/m以下。根据该规定值，例如在图13所示的测量系统中，当利用下式计算流过L＝1.5m的电源电缆202的共模电流401的值时，在f＝70MHz时，需要取为0.18dBμA以下。 
[式8] 
E [ dB&mu;V / m ] = 6.28 &times; 10 - 7 | I C | fL d
在此，图21所示的等效电路中，当设ZCv＝1pF，ZCg＝5pF，ZLg＝10nH，ZLv＝1～100nH可变，Vd＝100mV时计算70MHz的共模电流的值，成为如图24所示那样的分布。图24是表示将实施方式1的半导体器件安装在电路基板上时的共模电流401的产生状况的图。 
对于该分布，当加入上述规定值时，只要距离作为平衡点的Lv/Lg＝5的值分别为±2％以内，则能够将共模电流401抑制在规定值以下。同样地，计算从80MHz-到300MHz满足规定值的共模电流401的值，计算出阻抗积的比β的容许误差。 
图25是表示将实施方式1的半导体器件安装在电路基板上时的阻抗积的比的容许误差的图。此时，将阻抗比ZCg/ZCv设为1～50可变。如图25所示可知，电源电缆202的共振频率在100MHz、200MHz、 300MHz附近，误差需要为3％以下，反之，在频率为共振频率以外的频率时，即使误差变大，也满足规定值。 
以上，根据实施方式具体说明了本发明者完成的发明，但本发明不限于上述实施方式，当然，在不超出其要旨的范围内可进行各种变更。 
例如，如上述那样，只要能满足将图4、图9、图11等中的电桥电路平衡化的条件，则不需要阻抗调整元件31、32、33、34的全部，可以是没有其中任一个的结构。另外，阻抗调整元件31、32、33、34不需要是元件，也可以由电路的布线图案构成并利用其布线阻抗。 
工业上的可利用性 
本发明可用于能使噪声电流减少的半导体器件。 

Claims (4)

1.一种半导体器件，包括：
封装衬底；
安装在上述封装衬底上的半导体芯片；
向上述半导体芯片提供第一电源电位的第一布线；
向上述半导体芯片提供低于上述第一电源电位的第二电源电位的第二布线，
上述半导体器件的特征在于，
还包括具有与上述第一电源电位和上述第二电源电位不同的第三电位的导电板，
并且，还包括第一元件和第二元件中的至少一个，其中，
上述第一元件设置在上述第一布线的路径上，用于调整上述第一布线和上述第二布线的阻抗；
上述第二元件设置在上述第二布线的路径上，用于调整上述第一布线和上述第二布线的阻抗，
在上述第一布线与上述导电板之间的寄生电容的第一阻抗、上述第二布线与上述导电板之间的寄生电容的第二阻抗、将上述第一布线的寄生电感的阻抗和上述第一元件的阻抗合成后的第三阻抗、以及将上述第二布线的寄生电感的阻抗和上述第二元件的阻抗合成后的第四阻抗中，
调整上述第一元件和上述第二元件的阻抗，以使上述第一阻抗与上述第四阻抗之积在误差3％的范围内等于上述第二阻抗与上述第三阻抗之积。
2.一种半导体器件，包括：
封装衬底；
安装在上述封装衬底上的半导体芯片；
向上述半导体芯片提供第一电源电位的第一布线；以及
向上述半导体芯片提供低于上述第一电源电位的第二电源电位的第二布线，
上述半导体器件的特征在于，
还包括具有与上述第一电源电位和上述第二电源电位不同的第三电位的导电板，
并且，还包括第一元件和第二元件中的至少一个，其中，
上述第一元件设置在上述第一布线与上述导电板之间的路径上，用于调整上述第一布线和上述第二布线的阻抗；
上述第二元件设置在上述第二布线与上述导电板之间的路径上，用于调整上述第一布线和上述第二布线的阻抗，
在将上述第一布线与上述导电板之间的寄生电容的阻抗和上述第一元件的阻抗合成后的第一阻抗、将上述第二布线与上述导电板之间的寄生电容的阻抗和上述第二元件的阻抗合成后的第二阻抗、上述第一布线的寄生电感的第三阻抗、以及上述第二布线的寄生电感的第四阻抗中，
调整上述第一元件和上述第二元件的阻抗，以使上述第一阻抗与上述第四阻抗之积在误差3％的范围内等于上述第二阻抗与上述第三阻抗之积。
3.一种半导体器件，包括：
封装衬底；
安装在上述封装衬底上的半导体芯片；
向上述半导体芯片提供第一电源电位的第一布线；
向上述半导体芯片提供低于上述第一电源电位的第二电源电位的第二布线，
上述半导体器件的特征在于，
还包括具有与上述第一电源电位和上述第二电源电位不同的第三电位的导电板，
并且，还包括第一元件、第二元件、第三元件以及第四元件中的至少一个，其中，
上述第一元件设置在上述第一布线的路径上，用于调整上述第一布线和上述第二布线的阻抗，
上述第二元件设置在上述第一布线与上述导电板之间的路径上，用于调整上述第一布线和上述第二布线的阻抗，
上述第三元件设置在上述第二布线的路径上，用于调整上述第一布线和上述第二布线的阻抗，
上述第四元件设置在上述第二布线与上述导电板之间的路径上，用于调整上述第一布线和上述第二布线的阻抗，
在将上述第一布线与上述导电板之间的寄生电容的阻抗和上述第二元件的阻抗合成后的第一阻抗、将上述第二布线与上述导电板之间的寄生电容的阻抗和上述第四元件的阻抗合成后的第二阻抗、将上述第一布线的寄生电感的阻抗和上述第一元件的阻抗合成后的第三阻抗、以及将上述第二布线的寄生电感的阻抗和上述第三元件的阻抗合成后的第四阻抗中，
调整上述第一元件至第四元件的阻抗，以使上述第一阻抗与上述第四阻抗之积在误差3％的范围内等于上述第二阻抗与上述第三阻抗之积。
4.根据权利要求1～3中任意一项所述的半导体器件，其特征在于，
用于调整上述第一布线和上述第二布线的阻抗的元件由布线图案构成。
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