CN101908545A - 整体式低阻抗双栅电流感测mosfet - Google Patents

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Abstract

本发明涉及一种整体式低阻抗双栅电流感测MOSFET。其中，功率开关包括具有第一源电极、第一栅电极和第一漏电极的第一功率晶体管，以及具有第二源电极、第二栅电极和第二漏电极的第二功率晶体管。功率开关进一步包括具有第三源电极、第三栅电极和第三漏电极的第一引导晶体管。第一、第二和第三漏电极被电连接在一起。第一和第二源电极被电连接在一起。第一和第三栅电极被电连接在一起，并可以独立于第二栅电极被偏置。第一功率晶体管的尺寸等于或小于第二功率晶体管的尺寸，并且，第一功率晶体管比第一引导晶体管大。第一功率晶体管、第二功率晶体管和第一引导晶体管整体地集成在集成电路中。

Description

整体式低阻抗双栅电流感测MOSFET
技术领域
本发明主要涉及半导体功率装置，尤其涉及用于使得能够精确地感测电流并具有改善的热耗散特性(thermal dissipationcharacteristics)的双栅低阻抗功率开关的设备和方法。
背景技术
功率装置(power device)技术的发展已经使得功率晶体管(例如，MOSFET和IGBT)具有非常小的漏极-源极电阻或RDS(ON)。低的RDS(ON)是所期望的，这是因为其允许更高的电流驱动和更低的热耗散，从而使得功率晶体管中的功率损耗减小。
电流感测电路(current sense schemes)用来检测流过功率晶体管的电流以防止永久性损坏。用来检测流过功率晶体管的电流的读出放大器(sense amplifier)典型地具有偏移误差(offset error)。为了使得读出放大器精确地感测流过功率晶体管的电流，需要使被感测的信号充分大于放大器的偏移误差，从而，读出放大器可精确地测量流过功率晶体管的电流。然而，由于充分降低的RDS(ON)，功率晶体管上的压降被减小至使得放大器偏置电压变成为占功率晶体管上的压降的很大比例的这种程度，从而降低了放大器精确地感测流过功率晶体管的电流的能力。已经尝试设计具有低的偏置电压的放大器，但是这些放大器复杂且昂贵。
因此，需要有一种不需要复杂的读出电路(sensing circuitry)便能够精确地测量流过低阻抗功率晶体管的电流的技术。
发明内容
根据本发明的一个实施方式，功率开关包括具有第一源电极、第一栅电极和第一漏电极的第一功率晶体管，以及具有第二源电极、第二栅电极和第二漏电极的第二功率晶体管。功率开关进一步包括具有第三源电极、第三栅电极和第三漏电极的第一引导晶体管。第一、第二和第三漏电极被电连接在一起。第一和第二源电极被电连接在一起。第一和第三栅电极被电连接在一起，并可以独立于第二栅电极被偏置。第一功率晶体管的尺寸等于或小于第二功率晶体管的尺寸，并且第一功率晶体管比第一引导晶体管大。第一功率晶体管、第二功率晶体管和第一引导晶体管整体地集成在集成电路中。
在一个实施方式中，在操作过程中，当第一功率晶体管和第一引导晶体管同时导通时，流过第一功率晶体管的电流和流过第一引导晶体管的电流的比值与第一功率晶体管的尺寸和引导晶体管的尺寸的比值成正比。
在另一实施方式中，功率开关进一步包括具有第四源电极、第四栅电极和第四漏电极的第二引导晶体管。第一漏极、第二漏极、第三漏极和第四漏极被电连接在一起，而第二栅极和第四栅极被电连接在一起。第二功率晶体管比第二引导晶体管大。第一和第二功率晶体管与第一和第二引导晶体管被整体地集成在集成电路中。
在另一实施方式中，在操作过程中，当第二功率晶体管和第二引导晶体管同时导通时，流过第二功率晶体管的电流和流过第二引导晶体管的电流的比值与第二功率晶体管的尺寸和第二引导晶体管的尺寸的比值成正比。
根据本发明的另一实施方式，功率开关包括第一功率晶体管和第二功率晶体管，所述第一功率晶体管包括第一多个形成第一功率晶体管的栅极端子的多晶硅带，第二功率晶体管包括第二多个形成第二功率晶体管的栅极端子的多晶硅带。第一和第二功率晶体管使它们的漏极区域连接在一起，并且使它们的源极区域连接在一起，但它们的栅极端子彼此隔离，以便第一和第二功率晶体管可独立地导通和截止。第一多个多晶硅带和第二多个多晶硅带交叉，以在仅导通第一和第二功率晶体管中的一个时减小功率开关的热阻。
在一个实施方式中，相邻多晶硅带之间的间隔小于包含第一和第二晶体管的芯片的厚度。
在另一实施方式中，功率开关进一步包括第一引导晶体管，该第一引导晶体管包括一个或多个长度与第一多个多晶硅带的长度基本相等的多晶硅带。第一引导晶体管的一个或多个多晶硅带被连接至第一多个多晶硅带。第一引导晶体管与第一和第二晶体管具有公共的漏极区域，并且，第一引导晶体管的源极区域连接至第一引导源极衬垫。
在另一实施方式中，功率开关进一步包括第二引导晶体管，该第二引导晶体管包括一个或多个长度与第二多个多晶硅带的长度基本相等的多晶硅带。第二引导晶体管的一个或多个多晶硅带被连接至第二多个多晶硅带。第二引导晶体管与第一和第二晶体管具有公共的漏极区域，并且，第二引导晶体管的源极区域被连接至第二引导源极衬垫。
根据本发明的另一实施方式，保护式功率开关包括双栅功率开关，其依次包括并联连接的第一和第二功率晶体管和第一引导晶体管。第一功率晶体管、第二功率晶体管和第一引导晶体管的漏极端子连接在一起。第一功率晶体管的栅极端子和第一引导晶体管的栅极端子连接在一起，并且，第一和第二功率晶体管的源极端子连接在一起。第一功率晶体管、第二功率晶体管和第一引导晶体管整体地集成在集成电路中。保护式的功率开关进一步包括被连接以驱动双栅功率开关的两个栅极的驱动电路以及读出放大器，该读出放大器被连接至第一引导晶体管并被构造为检测当处于导通状态时流过第一功率晶体管的电流的量的读出放大器，并且，响应于检测到的电流的量，使得驱动电路将第一功率晶体管保持在导通状态，或者截止第一功率晶体管，或者导通或截止第二功率晶体管。
在一个实施方式中，在操作过程中，当第一功率晶体管和第一引导晶体管同时导通时，流过第一功率晶体管的电流和流过第一引导晶体管的电流的比值与第一功率晶体管的尺寸和引导晶体管的尺寸的比值成正比。
在另一实施方式中，在导通功率开关之后，驱动电路导通第一功率晶体管和引导晶体管，并将第二功率晶体管保持在截止状态，并且，读出放大器检测经由引导晶体管流过第一功率晶体管的电流的量，并且，如果电流的量低于预定量，驱动电路导通第二功率晶体管。
在另一实施方式中，保护式的功率开关进一步包括第二引导晶体管。第二引导晶体管的漏极端子连接至第一功率晶体管、第二功率晶体管和第一引导晶体管的漏极端子，并且，第二引导晶体管的栅极端子连接至第二功率晶体管的栅极端子。第一和第二功率晶体管与第一和第二引导晶体管一起整体地集成在集成电路中。
在另一实施方式中，在操作过程中，当第二功率晶体管和第二引导晶体管同时导通时，流过第二功率晶体管的电流和流过第二引导晶体管的电流的比值与第二功率晶体管的尺寸和第二引导晶体管的尺寸的比值成正比。
在另一实施方式中，半封闭功率开关进一步包括连接在第一引导晶体管的源电极和接地电位之间的引导负载，并且，读出放大器具有两个连接在引导负载上以在操作过程中检测引导负载上的压降的输入电极。
附图说明
图1A至图1B是根据本发明的实施方式的双栅功率开关的简化示意图；
图2是表示根据本发明的一个实施方式的双栅功率开关的示意符号；
图3A是结合了根据本发明的一个实施方式的整体式集成双栅功率开关的应用的简化的方框图；
图3B是示出了图3A结构图中所示的功率开关的各端子处的定时脉冲波形的时序图；
图4是根据本发明的一个实施方式的整体式集成双栅功率开关的简化横截面示图；
图5是根据本发明的一个实施方式的整体式集成双栅功率开关的简化布局图。
具体实施方式
根据本发明的实施方式，具有一个或多个电流感测元件的整体式集成双栅低阻抗功率开关使得能够精确地感测通过功率开关的电流。在一个实施方式中，整体式集成双栅低阻抗功率开关包括两个并联连接的具有可独立地偏置的栅极的功率晶体管。可设计两个功率晶体管的大小，使得一个比另一个大，因此，一个比另一个具有更低的阻抗。电流感测元件与较小的晶体管连接，并被构造为便于感测流过较小晶体管的电流。在操作过程中，当将要切换功率开关时，较小的晶体管首先被导通，而同时较大的晶体管保持在截止状态。这实际上使得功率开关看起来对感测电路具有更高的阻抗，这有利地将感测流过开关的电流的过程中的误差减到最小。一旦开关的输出达到目标值，便可导通较大的晶体管，从而可获得功率开关的全电流能力以驱动负载，并减小开关的功率损耗。在一个布局实施方式中，使较小和较大晶体管的栅极交叉，从而在仅有较小晶体管导通期间开关的热电阻与在较小和较大晶体管都导通时基本相似。将参照接下来描述的各种实施方式更详细地描述本发明的这些和其它特征与优点。
图1A是根据本发明的一个实施方式的整体式集成低阻抗双栅功率MOSFET开关100a的简化示意图。功率开关100a包括两个场效应晶体管FET1 110和FET2 120。FET1 110的尺寸小于或等于FET2 120的尺寸。FET1 110和FET2 120以并联方式电连接。即，FET1的漏极112和FET2的漏极122电连接在一起并被连接至漏极端子170，而FET1的源极116和FET2的源极126电连接在一起并被连接至源极端子180。FET1的栅极114和FET2的栅极124分别被连接至不同的栅极端子GATE1 150和GATE2160，使得FET1和FET2可独立地接通和截止。
引导晶体管(pilot transistor)P1 130电连接至FET1 110。引导晶体管P1 130的大小是FET1的大小的一小部分。引导晶体管P1 130用作电流感测元件。引导晶体管P1 130的漏极132和栅极134分别连接至FET1 110的漏极112和栅极114。引导晶体管P1 130的源极136电连接至引导端子Pilot1 190。如下面示出和进一步描述的，将晶体管FET110、FET2 120和P1 130整体地集成在单个芯片上。
在功率开关100a的上电(power on)时，在GATE1150处施加正电压，这导通了FET1 110和P1 130而同时FET2仍保持截止。仅导通功率开关100a的一部分导致了漏极端子170和源极端子180之间的电阻比导通FET1和FET2两者时高。从而，更高的电阻导致开关100a上更大的压降，这使得能够更精确地感测流过开关100a的电流。用一个实例来示出感测精度的改善。
为了监测通过引导晶体管的电流，在引导晶体管的源极和接地电位之间连接负载。通过引导晶体管的电流也通过引导负载(pilotload)，由此在引导负载上产生电压，然后该电压被读出放大器检测到。为了增大放大器检测的电压，可以增加引导负载的阻抗，然而，实际上，与功率开关相比，引导负载上任何的压降都被从引导晶体管的漏极-源极电压Vds减去。随着引导负载上的电压增加，降低了引导晶体管的Vds，从而引导晶体管中的电流减小，这使得感测率(sense ratio)不太精确。与功率开关的Vds相比，引导负载上的压降要比较小，否则，引导晶体管的源极处的更高的电压将开始使得功率开关截止。如果功率开关具有2mΩ的阻抗，放大器的补偿电压(offset voltage)为10mV，并且，为了精度，引导负载上的压降要不大于功率开关的Vds的1/5，由此读出放大器根本无法精确地检测小于25A的电流。然而，通过仅导通具有例如5mΩ的阻抗的部分功率开关(例如，FET1)，读出放大器可精确地检测10A的电流，并且不需要使用复杂的感测电路。在感测一段时间之后，当达到期望的状态时(例如，输出已达到目标值，或者确定开关100a不处于过电流状态)，可导通第二晶体管FET2，以提供开关的全电流能力，并将开关100a中的功率损耗减到最小。
除了提高的感测精度以外，一开始仅导通部分功率开关的技术具有这样的优点，即，与导通整个开关100a时相比可减小输入电容。而且，密勒电容仅在切换晶体管的同时产生影响。因此，由于在接通FET2时已经切换了输出，因此获得了更低的密勒电容。更低的密勒电容意味着，可用更小的驱动器来驱动GATE1150，或者换句话说，驱动器的对应于整个功率开关100a的初始大小可更快地导通功率开关100a。此外，由于具有更小的输入电容，所以驱动功率开关的栅极的电荷泵的驱动要求基本上很宽松。因此，可基本上在最小化复杂性和减小芯片尺寸方面获得改进。
虽然开关100a的上述操作打算在导通FET1之后一段时间导通FET2，但是两个FET并不必须以此方式来操作。例如，如果负载电流小，而FET1本身可以提供负载电流，那么将完全不需要导通FET2。然而，如果负载电流比FET1所能提供的要大，然后可导通FET2以提供必需的电流量并将开关中的功率损耗降到最小。
参照图1B，可在功率开关100b中整体地集成可选的第二引导晶体管P2 140。在本实施方式中，引导晶体管P2 140和引导晶体管P1 130一起用作电流感测元件。引导晶体管P2 140电连接至FET120。引导晶体管P2140的漏极142和栅极144分别电连接至FET2120的漏极122和栅极124接。P2 140的源极146电连接至第二引导端子Pilot2 195。在一种操作模式中，当导通FET1和FET2且由引导晶体管P1和P2感测的电流超过限制时，可截止功率开关100b以防止对功率开关100b的损坏。
图2是图1A和图1B所示的功率开关的功率开关符号200。功率开关200具有双栅GATE1 150和GATE2 160、漏极端子170、源极端子180、引导端子Pilot1 190(图1A)，并可选地具有第二引导端子Pilot2 195(图1B)。功率晶体管200可具有用于温度感测的另外的端子，未示出。
图3A是图1B所示的功率开关100b包含于其中的保护式(protected)的功率开关的简化方框图。图3B是示出了操作过程中功率开关100b的各端子处的定时波形的简化时序图。在图3A中，引导端子Pilot1 190和Pilot2 195通过负载接地(未示出)。构造电流感测模块(current sense block)320以测量流过负载的电流，该电流对应于流过Pilot1 190和Pilot2 195的电流。图3A中的各种模块(例如，电荷泵、电流限制模块、栅极保护模块、UVLO&控制逻辑模块等)及其功能在本领域中是非常公知的，因此在这里将不对其进行描述。然而，图3A和图3B将用来描述功率开关100b的操作。
在图3B中，将导通时间段(on-cycle)(即，功率开关100b导通的时间段)用来描述功率开关100b的操作。在t0时刻之前，功率开关100b为截止的，源极端子180处于低参考电位，并且，引导端子Pilot1 190和Pilot2 195由连接在引导端子和接地电位之间的负载拉低。在t0时刻，驱动器模块330升高GATE1 150处的电压，而同时将GATE2 160保持为低电压。基于Pilot1 190处的电压，电流感测模块320确定流过FET1 110的电流的量。如果由电流感测模块320测量的电流低于表明开关100b不处于过电流状态的预定值，那么驱动器模块330将FET1保持为导通。在t1时刻，当开关100b的源极180处的电位达到预定值时，可根据负载电流导通第二晶体管FET2 120。如果负载电流大，那么可导通第二晶体管FET2 120以提供必需的电流并将功耗降到最小。如果负载电流小，那么可将第二晶体管FET2 120保持在截止状态(图3B中的水平虚线反映了此状态)。
可设置t0和t1之间的延迟，使得在导通FET2的时间段内，完成大部分的输出切换。这确保了当FET2在t1时刻导通时在其中出现很小或没有动态损耗。如电流波形IPILOT1(其反映了流过FET1的瞬时电流)和电流波形IPILOT2(其反映了流过FET2的瞬时电流)所示，在仅导通FET1的时间段t0和t1之间，FET1向负载340提供负载电流。在t1时刻之后，当FET1和FET2均导通时，因为FET2可以是具有比FET1更小的RDS(ON)的更大的晶体管，所以可由FET2提供大部分的负载电流。在这种情况下，负载电流的很小一部分(在图3B中表示为I1)由FET1提供。
在功率开关100b的操作过程中，电流感测模块320基于由通过引导端子Pilot1 190和Pilot2 195的复合电流产生的电压来检测流过FET1和FET2的电流的量。如果电流的量高于表明有过量电流流过的值，则截止开关100b以防止过电流对开关100b的损坏。
如之前所指出的，FET1、FET2和P1(图1A)形成了整体型集成MOSFET。图4是这种功率MOSFET的简化横截面示图。晶体管FET1、FET2和P1包括公共的漏极区域，其包括背侧漏极互连(back-side drain interconnect)432(例如，包括金属)。MOSFET包括具有上覆n-型外延层417的n+基板418。外延层417在本体区域414之间延伸的以及在本体区域和基板418之间延伸的部分形成通常被称为漂移区416的区域。P-型本体区域414在外延层417中延伸。N+源极区域426和p+重本体区域(heavy body region)412在本体区域414中延伸。FET1，FET2和P1的多晶硅栅电极406、408和420分别在外延层417上横向地延伸，并由栅极介电层407将它们与外延层417绝缘。在图4所示的示例性实施方式中，用于FET1的栅电极406和用于FET2的栅电极408交替地设置并连接至各个栅极金属互连(gate metal interconnect)(未示出)。如下面参照图5进一步详细描述的，可以以其他的结构来设置用于FET1和FET2的栅电极(例如，对于每四个相邻的用于FET2的栅电极可形成一个用于FET1的栅电极)。FET1和FET2的源极区域426和本体区域414连接至用作FET1和FET2的公共源极端子的源极金属互连402。引导晶体管P1的源极区域426和本体区域412连接至与FET1/FET2源极金属互连402绝缘的引导源极金属互连404。引导源极金属互连404和FET1/FET2源极金属互连402与相应的多晶硅栅电极406、408、420通过介电层419绝缘。引导晶体管P1的多晶硅栅电极420连接至和FET1的栅电极406所连接的栅极金属互连(未示出)相同的栅极金属互连。
虽然图4实施方式示出了平面栅极垂直MOSFET，但是，在其他类型的MOSFET结构(例如沟槽栅极MOSFET(其中，栅电极嵌入在延伸入外延层417的沟槽中)、侧向MOSFET(其中，漏极端子沿着芯片的顶侧形成)以及这些MOSFET的IGBT和P通道变形)中实现具有一个或多个引导晶体管的双栅极开关对本领域的技术人员来说将是显而易见的。
图5是示出了对应于图1B的实施方式的示例性布局图的功率MOSFET 500的简化顶视图。功率晶体管500具有双栅极，所述双栅极包括横向延伸多晶硅栅带514和524，它们分别通过金属栅极引线(runner)512和522被连接至栅极衬垫GATE1 510和GATE2520。栅极垫GATE1 510与图1B中的FET1的栅极端子GATE1 150相对应，而栅极垫GATE2520与图1B中的FET2的栅极端子GATE2160相对应。源极接点530形成在多晶硅栅极带514、524之间，并将下面的源极和重本体区域(例如，对应于图4中的源极区域426和重本体区域412)电连接至在有源区上方延伸的源极金属互连(例如，对应于图4中的FET1/FET2源极金属互连402)。以这种方式，源极金属互连形成FET1和FET2的公共源极端子。公共的漏极金属互连(例如，对应于图4中的漏极金属432)沿着晶体管500的背侧延伸，并形成FET1和FET2的公共漏极端子(对应于垂直晶体管实例)。
在图5中，用于FET1的金属栅极引线512延伸穿过中心区域，而用于FET2的金属栅极引线522沿着外围延伸。可翻转该构造。而且，用于FET1的多晶硅栅极带514被示出为以交替的方式与用于FET2的多晶硅栅极带524交叉。这使得FET1和FET2具有相等的尺寸，然而，本发明不限于此。根据FET1和FET2的目标尺寸，以及其它设计考虑，除了每隔一个的方式交叉以外，可用不同的方式将多晶硅栅极带514和524交叉。例如，如果期望FET1的尺寸是FET2的尺寸的1/4，那么可重新构造此交叉，使得对于每四个相邻的多晶硅栅极带524插入一个多晶硅栅极带514。
在图5中，最上面的多晶硅栅极带514形成了引导晶体管P1的栅极。因此，引导晶体管P1的栅极电连接至FET1的GATE1510。引导晶体管P1的漏极通常在漏极金属的背侧上连接至漏极金属(未示出)。然而，使最上面的多晶硅栅极带514的源极接点560按一定路径到达可以从外部接入的标记为Pilot1 540的衬垫。引导衬垫Pilot1 540对应于图1B中的引导端子Pilot1 190。根据FET1和引导晶体管P 1之间的期望的尺寸比例，可以将更多的多晶硅栅极带514提供给引导晶体管P 1，使其各自的源极接点按一定路径到达引导衬垫Pilot1 540。图5所示的特定的布局图有利地允许仅通过改变金属掩模来调整引导晶体管P1的大小。如图5所示，可选地，可以通过使用一个或多个最上多晶硅栅极带524以与引导晶体管P1相似的方式来形成引导晶体管P2。通过以图5所示的方式在功率开关中整体地集成引导装置，可以方便地获得优良的引导匹配(pilotmatching)。
在图5所示的功率晶体管500的布局中，方便地交叉FET1的栅极带514和FET2的栅极带524，使得，在当导通FET1时而加电之后，FET1产生的热量通过散布有未激活的晶体管的区域的功率晶体管500来传播。在一个实施方式中，栅极带514、524的间隔不大于包含功率晶体管500的芯片的厚度。热量在硅中以大约45°的角度扩散。因此，装置有更大的区域可用于扩散热量，并且仅有部分功率开关导通时的功率开关的热阻抗与整个晶体管导通时的相似。
虽然以上示出并描述了许多具体的实施方式，但是本发明的实施方式不限于此。因此，本发明的范围不应参照上述描述确定，而是应参照所附权利要求及其等效物的全部范围来进行确定。

Claims (14)

1.一种功率开关，包括：
第一功率晶体管，具有第一源电极、第一栅电极和第一漏电极；
第二功率晶体管，具有第二源电极、第二栅电极和第二漏电极；以及
第一引导晶体管，具有第三源电极、第三栅电极和第三漏电极，其中，
所述第一、第二和第三漏电极被电连接在一起，
所述第一和第二源电极被电连接在一起，
所述第一和第三栅电极被电连接在一起，并可以独立于所述第二栅电极被偏置，
所述第一功率晶体管的尺寸等于或小于所述第二功率晶体管的尺寸，并且，所述第一功率晶体管比第一引导晶体管大，以及
所述第一功率晶体管、所述第二功率晶体管和所述第一引导晶体管整体地集成在集成电路中。
2.根据权利要求1所述的功率开关，其中，在操作过程中，当所述第一功率晶体管和所述第一引导晶体管同时导通时，流过所述第一功率晶体管的电流和流过所述第一引导晶体管的电流的比值与所述第一功率晶体管的尺寸和所述引导晶体管的尺寸的比值成正比。
3.根据权利要求1所述的功率开关，进一步包括：
第二引导晶体管，具有第四源电极、第四栅电极和第四漏电极，其中
所述第一漏极、所述第二漏极、所述第三漏极和所述第四漏极被电连接在一起，
所述第二栅极和所述第四栅极被电连接在一起，
所述第一和第二功率晶体管与所述第一和第二引导晶体管整体地集成在集成电路中，并且
所述第二功率晶体管比所述第二引导晶体管大。
4.根据权利要求3所述的功率开关，其中，在操作过程中，当所述第二功率晶体管和所述第二引导晶体管同时导通时，流过所述第二功率晶体管的电流和流过所述第二引导晶体管的电流的比值与所述第二功率晶体管的尺寸和所述第二引导晶体管的尺寸的比值成正比。
5.一种功率开关，包括：
第一功率晶体管，包括第一多个形成所述第一功率晶体管的栅极端子的多晶硅带；以及
第二功率晶体管，包括第二多个形成所述第二功率晶体管的栅极端子的多晶硅带，所述第一和第二功率晶体管使它们的漏极区域连接在一起，并且使它们的源极区域连接在一起，但是使它们的栅极端子彼此隔离，以便所述第一和第二功率晶体管可独立地导通和截止；
其中，所述第一多个多晶硅带和所述第二多个多晶硅带交叉，以在仅导通所述第一和第二功率晶体管中的一个时减小所述功率开关的热阻。
6.根据权利要求5所述的功率开关，其中，相邻多晶硅带之间的间隔小于包含所述第一和第二晶体管的芯片的厚度。
7.根据权利要求6所述的功率开关，进一步包括第一引导晶体管，所述第一引导晶体管包括至少一个长度与所述第一多个多晶硅带的长度基本相等的多晶硅带，所述第一引导晶体管的所述至少一个多晶硅带被连接至所述第一多个多晶硅带，所述第一引导晶体管与所述第一和第二晶体管具有公共的漏极区域，并且，所述第一引导晶体管的源极区域被连接至第一引导源极衬垫。
8.根据权利要求7所述的功率装置，进一步包括第二引导晶体管，所述第二引导晶体管包括至少一个长度与所述第二多个多晶硅带的长度基本相等的多晶硅带，所述第二引导晶体管的所述至少一个多晶硅带被连接至所述第二多个多晶硅带，所述第二引导晶体管与所述第一和第二晶体管具有公共的漏极区域，并且，所述第二引导晶体管的源极区域被连接至第二引导源极衬垫。
9.一种保护式功率开关，包括：
双栅功率开关，其包括并联连接的第一和第二功率晶体管和第一引导晶体管，其中，所述第一功率晶体管、所述第二功率晶体管和所述第一引导晶体管的漏极端子连接在一起，所述第一功率晶体管的栅极端子和所述第一引导晶体管的栅极端子连接在一起，并且，所述第一和第二功率晶体管的源极端子连接在一起，所述第一功率晶体管、所述第二功率晶体管和所述第一引导晶体管整体地集成在集成电路中；
驱动电路，被连接以驱动所述双栅功率开关的两个栅极；以及
读出放大器，被连接至所述第一引导晶体管并被构造为检测当处于导通状态时流过所述第一功率晶体管的电流的量，并且，响应于检测到的电流的量，使得所述驱动电路将所述第一功率晶体管保持在导通状态，或者截止所述第一功率晶体管，或者导通或截止所述第二功率晶体管。
10.根据权利要求9所述的保护式功率开关，其中，在操作过程中，当所述第一功率晶体管和所述第一引导晶体管同时导通时，流过所述第一功率晶体管的电流和流过所述第一引导晶体管的电流的比值与所述第一功率晶体管的尺寸和所述引导晶体管的尺寸的比值成正比。
11.根据权利要求10所述的保护式功率开关，其中，在导通所述功率开关之后，所述驱动电路导通所述第一功率晶体管和所述引导晶体管，并将所述第二功率晶体管保持在截止状态，并且，所述读出放大器检测通过所述第一功率晶体管流经所述引导晶体管的电流的量，并且，如果电流的量低于预定量，所述驱动电路导通所述第二功率晶体管。
12.根据权利要求9所述的保护式功率开关，进一步包括第二引导晶体管，其中，所述第二引导晶体管的漏极端子连接至所述第一功率晶体管、所述第二功率晶体管和所述第一引导晶体管的漏极端子，并且，所述第二引导晶体管的栅极端子连接至所述第二功率晶体管的栅极端子，所述第一和第二功率晶体管与所述第一和第二引导晶体管一起整体地集成在集成电路中。
13.根据权利要求12所述的保护式功率开关，其中，在操作过程中，当所述第二功率晶体管和所述第二引导晶体管同时导通时，流过所述第二功率晶体管的电流和流过所述第二引导晶体管的电流的比值与所述第二功率晶体管的尺寸和所述第二引导晶体管的尺寸的比值成正比。
14.根据权利要求11所述的保护式功率开关，进一步包括连接在所述第一引导晶体管的源电极和接地电位之间的引导负载，并且，所述读出放大器具有两个连接在所述引导负载上以在操作过程中检测所述引导负载上的压降的输入电极。
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