CN101908080B - 快速设计电源网络的方法 - Google Patents

Abstract

本发明涉及一种快速设计电源网络的算法，其基于保证芯片功耗要求，通过移除均匀电源网络中传导电流相对较少的电源条，生成一个不均匀电源网络，用于布局后对电源网络的优化，在满足芯片供电需求的同时，尽可能的节约布线资源；本发明设计电源网络算法，与传统的设计方案相比，不但节省了布线资源而且显著减少设计的迭代时间。

Description

快速设计电源网络的方法

技术领域

本发明属于集成电路计算机辅助设计技术领域，涉及快速设计电源网络的方法，具体涉及一种快速设计电源网络的算法。

背景技术

传统的数字后端设计流程中，布局是物理设计的第一步，只有在各个模块的尺寸以及相对位置被确定后，电源网络的布线才能开始。为了满足所有模块的静态功耗要求，需要在构建电源网络的时候进行一些物理分析，譬如每个模块上的电压降是否控制在一定的限度内，它的电源-地端口P/G pin(注：P/G pin系指布局中每个模块与整个电源网络连接的电源端口)是否能从电源网络上获取到足够的电流。同时，电源网络的设计还必须满足一些设计规则，譬如在不同的工艺下，电源条的线宽要小于一定的限度，而且为了防止EM效应的发生，它的线宽又不能低于某个临界值。另外，电源条与电源条之间的距离也就是常说的线间距在不同的线宽下，要求也是不一样的。

上述电压降是由于电流经过电源网络上的电阻引起的，随着工艺的发展以及市场的需求，集成电路的功能越来越强大，工作频率也越来越高，芯片上的电流密度和连线长度都随之增加，这带来了更大的电压降。据文献[1]介绍，5％的电压降会增加15％的延时，这无疑会对芯片的关键路径产生很大影响。然而在传统的设计中，电压降等问题并不十分突出，针对电源网络的设计流程也比较简单，设计人员凭借经验对电源网络初步设计，然后再进行验证，如果出现问题则在下一次迭代中修复。然而，随着特征尺寸的减小和IP核的大量应用，设计的集成度大大提高，芯片的频率也不断提高，这无疑增加了设计的功耗密度。而另一方面，芯片的核心电压却在不断降低，即电源的抗干扰能力不断减弱。这些问题都会导致芯片电源网络设计的难度大大增加。

由于芯片规模的迅速增大，芯片的布局布线时间也越来越长。据文献[2]记载，一个大约120万门的设计，采用64位2.1GHz的AMD CPU，其布线时间可达24小时，一次设计的迭代时间竟接近一周。因此，单纯依靠循环迭代不断完善电源设计方法已不可取，必须要提高电源网络设计的质量，保证芯片的功耗需求，以减少迭代次数。另外，为了控制电压降在一定范围内，电源网络可能会占用大量的布线资源，导致信号布线拥塞，进而影响设计的时序收敛[3]。基于以上问题，本发明提出了一种快速设计电源网络的方案，不仅能满足芯片的功耗需求，从而显著减少设计的迭代时间，同时发挥了不均匀网络的特点，尽量减少用于电源网络的布线资源，从而可以有效的提高布通率。

参考文献：

【1】J.-S.Yim，S.-O.Bae and C.-M.Kyung，“A floorplan-based planning methodology forpower and clock distribution in ASICs”，in Proc.ACM Des.Auto.Conf.，1999，pp.766-771

【2】S.Doan，K.Matsushita，C.Y.Wu，et al.，“1.2-1.5+M instances flat design for 0.13μmprocess”，Synopsys Inc.，SNUG San Jose，2006

【3】陈磊，陈岚，“一种快速的低压降电源/地网络设计方案”，《计算机工程与应用》，2007.43(26)，97-99。

【4】S.Kaveh and D.M.James，“Compact Physical IR-Drop Models for Chip/PackageCo-Design of Gigascale Integration”，IEEE Trans.Electron Devices，2005，52(6)：1087-1096

发明内容

本发明的目的在于电源网络的自动生成，通过快速构建一个不均匀的电源网络，在满足芯片供电要求的基础上，尽可能的节约布线资源和设计时间。

为达到上述目的，本发明的技术方案是：一种快速设计电源网络的算法，它基于保证芯片功耗要求，通过移除均匀电源网络中传导电流相对较少的电源条，生成一个不均匀电源网络，如图3所示，其步骤是：

步骤1.1：根据芯片的功耗要求，构建一个满足所有模块电压需求的均匀的电源网络，并记录下该电源网络的线宽和线间距；

步骤1.2：计算芯片中所有模块电源-地端口P/G pin上的电压降；

步骤1.3：针对得到的电源网络，遍历每一根电源条并计算移除该电源条后，每个P/G pin上电压降增大的百分比；如果此时增大的电压降仍低于该P/G pin所属模块的最大限度值，则记录下该电源条的位置信息；否则，不予记录；

步骤1.4：根据上一步记录的信息，移除该位置上的电源条，从而生成一个不均匀的电源网络。

其中，步骤1.3所述移除电源条后，每个P/G pin上电压降增大的百分比的计算方法是：通过在移除该电源条前后，电流路径的变化来计算电压降增大的百分比，其步骤为：

步骤2.1：确定一条与移除电源条相关的从电源环到P/G pin的电流路径；

步骤2.2：计算比上述电流路径短的从电源环到P/G pin电流路径的条数；

步骤2.3：计算移除该电源条后，与其相关的从电源环到P/G pin电流路径剩下的条数；

步骤2.4：读取步骤2.2和步骤2.3所得到的值，计算P/G pin上电压降增大的百分比。

具体计算公式为：

$\frac{{V_{\mathrm{IR}}}^{\′}}{V_{\mathrm{IR}}}=1+\frac{m_n-t}{\underset{i=1}{\overset{n-1}{\mathrm{\Σ}}}{m}_i\·+t}$

其中V_IR′，V_IR分别表示的是移除一个电源条后和移除前的模块上的电压降。

表示的是确定与移除电源条相关的电流路径以后，不比该路径短的从电源环到模块上P/G pin的电流路径的条数。m_n-t表示的是该电流路径在移除电源条后剩下的条数。

采用本发明快速设计电源网络的算法，具有以下优点：

(1)在DSM下，由于导线变细，电阻增加，导线长度加长，造成电源线的电压降增大。而功耗的增大使得电流密度增大，比以往更加容易发生电迁移。为了满足芯片的功耗需求以及保证信号的完整性，工作人员不得不占用大量的资源来设计电源网络。本算法能够克服传统均匀布线的缺陷，尽量减少不必要的电源条的数目，不但保证了芯片供电系统的性能，而且节约了布线资源，从而有效提高芯片的布通率。

(2)一般对电源网络不管是均匀的还是非均匀的，它的定量分析都依赖于大量的矩阵求解或者是复杂的解析式运算。本算法提供了一种快速分析电源网络的方法，通过对移除电源条前后电流路径的变化，得到电压降增大的百分比。与传统的分析算法相比，计算量能够大大降低从而节约了电源网络设计时间，加快设计收敛。

附图说明

图1是现有技术算法生成的一个均匀的电源网络示意图；

图2是图1电源网络的等效电路图；

图3是发明快速设计电源网络的算法的流程图。

具体实施方式

下面结合附图对本发明快速设计电源网络的算法作进一步描述。

通常情况下，电源网络的构建需要输入以下信息：

(1)几何信息：布局后每个模块P/G pin的位置以及芯片的总长和宽。

(2)物理信息：每个模块P/G pin所需要的最大电流以及每个模块所能承受的最大电压降。

(3)约束信息：电源网络线宽的上下界限值和线间距的最小值。

根据上述输入信息，通过S.Kaveh和D.M.James在文献【4】中提出的电压降物理模型，可以生成一个均匀的满足所有模块供电需求电源网络，其具体步骤如下：

(1)计算每个模块中各个P/G pin所需要的电源资源。

将几何信息：芯片的总宽a，总长b，每个模块P/G pin的位置坐标(x，y)，和其所需要的最大电流J₀以及每个模块所能承受的最大电压降ΔV代入下列式中：

$\frac{W}{l}=\frac{\frac{16J_0}{{\mathrm{\π}}^4}\×\underset{l=0}{\overset{\∞}{\mathrm{\Σ}}}\underset{k=0}{\overset{\∞}{\mathrm{\Σ}}}\frac{\sin \left((2k+1)\frac{\mathrm{\π}}{a}x\right)\sin \left((2l+1)\frac{\mathrm{\π}}{b}y\right)}{(2k+1)(2l+1)(\frac{T{(2k+1)}^2}{a^2}+\frac{T{(2l+1)}^2}{b^2})}}{\mathrm{\ΔV}}---\left(1\right)$

得到各个P/G pin需要的电源资源。

(2)计算能满足芯片功耗需求的最少电源资源

求出上述步骤中得到的各个P/G pin需要电源资源的最大值τ，即能满足芯片功耗需求的所要使用的最少电源资源，从而使得每个P/G pin上的电压降都能控制在最大限度ΔV内。

(3)构建一个均匀的电源网络。

在满足电源网络线宽约束和线间距约束的条件下，确定一个具体的线宽值W，然后根据步骤(2)中所得到最小电源资源τ，得到线间距l：

l＝τ·W

将宽度为W的电源条以间距l均匀的布满整个芯片，就得到一个均匀的电源网络，如图1所示。

(4)计算所有模块P/G pin上的电压降

在完成对均匀电源网络的构建后，就可以通过文献【4】中所提出的电压降模型来计算每个P/G pin上的电压降。

$V(x,y)=\frac{{16J}_0\mathrm{\ρ}}{{\mathrm{\π}}^4}\×\underset{l=0}{\overset{\∞}{\mathrm{\Σ}}}\underset{k=0}{\overset{\∞}{\mathrm{\Σ}}}\frac{\sin \left((2k+1)\frac{\mathrm{\π}}{a}x\right)\sin \left((2l+1)\frac{\mathrm{\π}}{b}y\right)}{(2k+1)(2l+1)(\frac{{(2k+1)}^2\mathrm{TW}}{a^{2}l}+\frac{{(2l+1)}^2\mathrm{TW}}{b^{2}l})}$

在对这样一个均匀的电源网络进行直流分析的时候，网格上的每一段都可以等效为一个电阻。如果忽略电源环以及通孔的电阻值(因为它们对整个芯片电压降的影响相对很小)，并将所有的P/G pin都等效为理想电流源的话，那么整个电源网络就可以等效为如图2所示的一个大的电阻网络。在分析这样大的电阻网络模型的时候，可以发现电流总是沿着电阻最小的路径从电源环流向P/Gpin的。换句话说，在这样一个纵横交错的电阻网络中，当电源环向P/G pin提供电流的时候，每一条路径所传导的电流是不同的。一些能直接连接电源环和P/G pin的电源条，所构成的路径的电阻也小，因此传导了大部分该P/G pin所需要的电流。而离P/G pin较远的那些电源条，电流从电源环流入P/G pin时所经过的网格数越多，那么电流路径也就越长，因此路径的电阻也就越大，传导电流也就相应减少了。如果移除这些电源条，尽管此时与其相关的电流路径会跟着减少，但是由于所传导的电流很小甚至几乎没有，流向每个P/G pin的电流依然能满足需求，从而使所有模块的电压降都控制在最大限度ΔV内。

基于电源网络是均匀的这一前提，以一个P/G pin为考察点，根据从电源环到该点的电流路径电阻的大小，按从小到大的顺序排列，则整个电源网络的电阻可以用以下表达式来表示：

${R_{\mathrm{tot}}}^{-1}=\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{m}_i\·R_i^{-1}$

R₁ ^-1＞R₂ ^-1＞R₃ ^-1＞......＞R_n ^-1

其中，R_i表示第i条路径的电阻。

抽取其中某一根电源条后，假设与该电源条相关的电流路径还剩下t条，而比其电阻小的路径数目几乎不变，则电阻将增大为：

${R_{\mathrm{tot}}^{\′}}^{-1}=\underset{i=1}{\overset{n-1}{\mathrm{\Σ}}}{m}_i\·R_i^{-1}+t\·R_n^{-1}$

既然观察点的电流是一个定值，那么电压降也将随着电阻的增大而增大，其百分比为：

$\frac{{V_{\mathrm{IR}}}^{\&prime;}}{V_{\mathrm{IR}}}=\frac{{R^{\&prime;}}_{\mathrm{tot}}}{R_{\mathrm{tot}}}<1+\frac{m_n-t}{\underset{i=1}{\overset{n-1}{\mathrm{\&Sigma;}}}{m}_i\&CenterDot;+t}---\left(2\right)$

基于上述不等式，我们提出了将一个均匀的电源网格通过移除一些“不必要”的电源条而变成非均匀的算法，其具体步骤为：

步骤1：确定要抽取的电源条i以及与之相关的一条电流路径S_i；

步骤2：计算未抽取i前，S_i的条数m_n；

步骤3：计算未抽取i前，比S_i短的电流路径的总条数

步骤4：计算抽取i后，S_i剩余的条数t；

步骤5：将上述步骤2到步骤4所得的数据代入不等式(2)，最终可以得到电压降增大百分比的最大值。考虑到网络设计中应该给每个模块的电压降与其最大限度值留有一定的裕量，我们将这个增大百分比的最大值作为电源条是否应该移除的标准。

步骤6：根据步骤5所得到的百分比计算电压降，如果此时电压降仍然保持在所有模块的最大限度内，则记录下该电源条的位置信息。

步骤7：重复步骤1至步骤6，直至遍历所有的电源条。

步骤8：根据记录的信息，抹去均匀网格中相应位置的电源条，最终生成一个不均匀但是同样满足所有模块功耗需求的电源网络。

下面是运用本发明快速设计电源网络的算法进行的具体实施例对比试验。

试验中采用国际上通用的MCNC系列模块生成的布局做为测试用对比例。考虑到测试模块只是提供了宏模块的面积和连线信息，为了检验算法的可行性，对模块的电流信息在3mA和5mA之间随机分配，模块的电压降容限在5mV和10mV之间随机分配。在试验中，采用了SMIC0.18工艺，将金属层5和金属层6作为布线层，布线厚度为0.53um且金属的传导率为0.075Ω/m²。

本发明是通过C⁺⁺编程实现的，试验条件是3.4GHz Core4 Intel PC，内存1G。

试验结果如表1所示。为了验证算法可行性，还对最终生成的不均匀电源网络进行了SPICE仿真。在该表中可以清楚看到，本发明提出的快速设计电源网络算法，不仅能够保证在满足所有模块功耗需求的条件下，尽可能的减少布线资源，而且所用的时间也非常少，是一种快速而又有效的设计算法。

表1：算法测试结果比较

Claims (1)

1.一种快速设计电源网络的方法，其特征在于，其基于保证芯片功耗要求，通过移除均匀电源网络中传导电流相对较少的电源条，生成一个不均匀电源网络，其包括：

步骤1.1：根据芯片的功耗要求，构建一个满足所有模块电压需求的均匀的电源网络，并记录下该电源网络的线宽和线间距；

步骤1.2：计算芯片中所有模块的电源-地端口P/G pin上的电压降；

步骤1.3：针对得到的电源网络，遍历每一根电源条并计算移除该电源条后，每个P/G pin上电压降增大的百分比；如果此时增大的电压降仍低于该P/G pin所属模块的最大限度值，则记录下该电源条的位置信息；否则，不予记录；

所述步骤1.3中，移除电源条后，每个P/G pin上电压降增大的百分比的计算方法是：通过在移除该电源条前后，电流路径的变化来计算电压降增大的百分比，包括：

(1)确定一条与移除电源条相关的从电源环到P/G pin的电流路径；

(2)计算比上述电流路径短的从电源环到P/G pin电流路径的条数；

(3)计算移除该电源条后，与其相关的从电源环到P/G pin电流路径剩下的条数；

(4)读取步骤(2)和步骤(3)所得到的值，计算P/G pin上电压降增大的百分比；

步骤1.4：根据上一步记录的信息，移除该位置上的电源条，从而生成一个不均匀的电源网络。

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