CN107850927A - 具有功率开关仲裁器的功率管理器 - Google Patents
具有功率开关仲裁器的功率管理器 Download PDFInfo
- Publication number
- CN107850927A CN107850927A CN201680030898.4A CN201680030898A CN107850927A CN 107850927 A CN107850927 A CN 107850927A CN 201680030898 A CN201680030898 A CN 201680030898A CN 107850927 A CN107850927 A CN 107850927A
- Authority
- CN
- China
- Prior art keywords
- power
- domain
- voltage source
- power domain
- source circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3228—Monitoring task completion, e.g. by use of idle timers, stop commands or wait commands
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/329—Power saving characterised by the action undertaken by task scheduling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/37—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a physical-position-dependent priority, e.g. daisy chain, round robin or token passing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4031—Coupling between buses using bus bridges with arbitration
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4403—Processor initialisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Computer Security & Cryptography (AREA)
- Power Sources (AREA)
Abstract
一种仲裁器支配在不同功率域之间的仲裁,以及给通过芯片上的相同电压源(VS)电路供应的不同功率域加电的顺序。仲裁器排序逻辑限制将多少不同功率域同时加电到最大量,最大量小于在VS电路上汲取的足以引起减少到VS电路的最小容许电源电压电平以下的瞬时电流。排序逻辑通过考虑以下因素来管理给不同功率域加电的排序:i)仲裁以加电的不同功率域是否是共享VS电路的功率域的集合的一部分,ii)所汲取的瞬时电流的量,以及iii)在出现该VS电路的最小容许电源电压电平之前可用的信用的量。排序逻辑当通过多个不同行为加电时,控制功率域的行为。
Description
相关申请
本申请根据35U.S.C.§119要求2015年10月6日提交的标题为“具有功率开关仲裁器的功率管理器(Power Manager with a Power Switch Arbiter)”的临时专利申请No.62/173,851的优先权和权益,该临时专利申请还通过引用方式并入本文。
版权声明
本专利文档的公开内容的一部分包含受版权保护的材料。当它出现在专利和商标局专利文件或记录中时,版权所有者不反对由互联的任何人传真复制。但是除此之外,无论如何保留全部版权权利。
背景技术
片上系统设计可有较低功耗、多个时钟域和多个功率域的需要。这些域通过以下实现功率减少:切断局部供电以消除泄漏电流,动态地调整(scale)电压和时钟(尤其是在处理子系统诸如CPU、GPU和视频引擎中)以优化操作条件的有效功率,并且更改IP核时钟以满足应用使用情境的需要。尽管如此,集成电路系统功率管理器接通和断开不同的功能块以实现上面功能中的一些功能,在这些其它功能块进入睡眠模式或空闲状态时,不同功能块之间的通信网络通常保持通电。通常,系统功率管理器控制功率域中的活动,以便断开给定功率域或使给定功率域通电。
发明内容
描述了用于提供功率开关仲裁器的多个示例过程和装置,该功率开关仲裁器提供最佳功率开关接通排序以减少高性能片上系统(SoC)中的硬件的接通延迟。在实施例中,功率开关仲裁器支配在不同功率域之间的仲裁,以及给通过片上系统上的第一电压源电路供应的不同功率域加电的排序。
功率开关仲裁器具有用于大约同时仲裁多个功率域的仲裁逻辑。功率开关仲裁器还具有用于限制同时加电到最大量的不同功率域的量的排序逻辑,该最大量小于在第一电压源电路上汲取的足以引起减少到第一电压源电路的最小容许电源电压电平以下的瞬时电流。
功率开关仲裁器的排序逻辑被配置为考虑到至少以下方面,提供给不同功率域加电的排序。i)一个或更多个参考表或寄存器传达仲裁以加电的多个功率域是否是共享通过第一电压源电路供电的相同电压域的功率域的集合的部分,和/或ii)是否由不同的电压域供电。ii)一个或更多个参考表或寄存器传达通过第一功率域汲取以加电的瞬时电流的第一量,以及通过第二功率域从第一电压源电路汲取的瞬时电流的第二量。通过第一功率域汲取以加电的瞬时电流的第一量以及通过第二功率域汲取的瞬时电流的第二量两者被‘考虑到’来自第四参考表或寄存器的加电域信用值中或‘与来自第四参考表或寄存器的加电域信用值相比较’,第四参考表或寄存器被配置为在出现减少到第一电压源电路的最小容许电源电压电平以下之前,传达来自第一电压源电路的所预测的最大量瞬时电流汲取。iii)信用计数器布置在第一功率域和第二功率域提交第一功率域和第二功率域对加电的仲裁请求的时间段,管理由任何功率域从第一电压源电路汲取的瞬时电流的总量。
功率开关仲裁器的排序逻辑在加电时控制功率域的行为。排序逻辑被配置为允许第一功率域和第二功率域以非受限加电速率同时加电,只要来自第一电压源电路的所供应的瞬时电流的量足够低以不引起电压电平下降至第一电压源电路的最小容许电源电压电平以下。排序逻辑被配置为当以非受限加电速率同时加电的第一功率域和第二功率域将可预测地引起汲取过量的瞬时电流时,其中汲取过量的瞬时电流将引起电压电平下降至第一电压源电路的最小容许电源电压电平以下,则排序逻辑基于通过由片上系统设计者选择的编程行为,支配加电排序以引起以下三种行为中的任一种。i)顺序逻辑在第一功率域之后,在时间上顺序地延迟唤醒第二功率域以及给第二功率域加电,使得来自第一电压源电路的电源电压电平不下降至第一电压源电路的最小容许电源电压电平以下。ii)顺序逻辑允许第一功率域和第二功率域两者以有限电流汲取速率同时加电,当该集合中所有功率域同时加电时,有限电流汲取速率被设定成不引起电压电平下降至第一电压源电路的最小容许电源电压电平以下的量。iii)顺序逻辑允许第一功率域在交错的(staggered)时间量内以比第二功率域显著较大的充电速率加电,但是在同时加电的第一功率域和第二功率域之间的来自第一电压源电路的瞬时电流的总汲取将不引起电压电平下降至第一电压源电路的最小容许电源电压电平以下。
附图说明
多个附图涉及本发明的实施例。
图1A说明具有SoC功率管理的片上系统的实施例的框图。
图1B说明片上系统的具有多个路由器的互连的实施例的框图,该路由器具有被配置为参考表或类似的部件的排序逻辑(该参考表或类似的部件是通过片上系统设计者可编程的),以至少包括给每个功率域加电的瞬时电流汲取、功率域的地址以及功率域是否彼此邻近。
图2说明片上系统和功率管理器的实施例的框图,片上系统具有多个启动器(initiator)IP核和多个目标IP核,多个启动器IP核和多个目标IP核经由互连网络传递事务诸如读和写请求、突发请求等,以及对那些请求事务的响应;功率管理器具有功率开关仲裁器的一个或更多个实例,功率开关仲裁器的一个或更多个实例用于仲裁且支配启动器IP核、多个目标IP核以及互连结构的功率域的加电顺序。
图3说明具有多个功率域的互连网络的简单实施例的框图,其中用于互连网络中的事务的路由路径跨越一个或更多个功率域边界。
图4说明功率开关仲裁器的框图,功率开关仲裁器被配置为支配在不同功率域之间的仲裁,以及给通过片上系统上的第一电压源电路供应的不同功率域加电的排序。
图5说明功率开关仲裁器的框图,功率开关仲裁器被配置为考虑哪个优先级与在功率域的集合中的域中的一个或更多个域相关联。
图6说明功率开关仲裁器的框图,功率开关仲裁器被配置为经由轮询仲裁方案的使用来避免该集合中的功率域的加电不足。
图7说明功率开关仲裁器的示例框图,功率开关仲裁器被配置为考虑这些条件中的以下两者:1)共享第一电压源电路的想要在时间上基本相同的时间点加电的功率域的集合中的功率域的瞬时电流汲取的总量,以及2)当这些邻近功率域处于加电的状态时,与共享第一电压源电路的集合中的功率域中的任何功率域共享共同资源的邻近功率域的量。
图8说明出具有排序逻辑的功率开关仲裁器的示例框图,排序逻辑被配置为考虑瞬时电流以及附加方面两者,附加方面具有其自己的功率域的集合,该功率域具有的共同之处为该附加方面。
图9说明根据本文中描述的系统和方法的用于产生设备的过程的示例的实施例的流程图,设备诸如具有一个或更多个功率开关仲裁器的片上系统。
图10说明反映3个电压域:集合1、集合2和集合3的示例图示。
图11示出排序逻辑的实施例的逻辑图,排序逻辑被配置为考虑附加方面,附加方面自己的功率域的集合中的一个或更多个与其它功率域(诸如邻居图)有共同之处。
图12示出用于电压域之间的示例邻居图电路。
图13A和图13B说明管理加电顺序的一个或更多个功率开关仲裁器的流程图的实施例。
虽然本发明经受各种修改和供选择的形式,但是已在附图中以示例的方式示出本发明的特定实施例,并且将在本文中详细描述本发明的特定实施例。本发明应被理解为不限于所公开的特定形式,而是相反,本发明用于涵盖落入本发明的精神和范围内的所有修改,等同物和供选择的方案。
具体实施方式
在以下描述中,阐述许多具体细节,诸如具体例程、命名部件、连接、IP核的类型等的示例,以便提供对本发明的透彻理解。然而,对于本领域的技术人员将显而易见的,可在不具有这些具体细节的情况下实践本发明。在其它实例中,没有详细描述众所周知的部件或方法,而是以框图描述众所周知的部件或方法,以便避免不必要地混淆本发明。另外,可作出特定数字引用,诸如第一电路。然而,特定的数字引用不应被解释为字面的顺序次序,而应被解释为第一电路与第二电路不同。因此,所阐述的具体细节仅为示例性的。具体细节可在本发明的精神和范围内变化,并且仍预计在本发明的精神和范围内。
描述了用于提供功率开关仲裁器的多个示例过程和装置,功率开关仲裁器提供最佳功率开关接通排序以减少高性能片上系统(SoC)中的硬件的接通延迟。例如,与通过片上系统(SoC)互连中的一个或更多个路由器将信息从主/启动器核(IC)路由到从目标核(TC)相关联的各种方法和装置被公开为使用这些概念的示例环境,片上系统(SoC)互连使用功率开关仲裁器来考虑IC和TC的不同的性质和可配置性。
在实施例中,片上系统上的功率门控(power-gated)域的集合使用一个或更多个功率开关仲裁器来产生用于全都由片上系统的相同电压源供电的功率门控域的集合的加电顺序。全都由相同电压源供电的功率门控域的集合相互间进行仲裁,以接收对加电的授权。一个或更多个,但通常两个或更多个功率域同时加电。在实施例中,5至100个功率域同时加电。
为每个电压源管理加电域信用的量。每个电压源在其信用池(credit pool)中具有分配的加电域信用的总量。功率开关仲裁器中的排序逻辑检查以查看信用在信用池中是否是可用的。在功率域的加电开始时从供应池扣除加电域信用,并且信用在以下情况下返回到供应池:或i)当功率域的加电完成时,或ii)当满足所设定的阈值时沿着到完整加电的路线。
发布给定功率域的两个或更多个加电行为的加电域信用的量。在第一行为中,发布较大量的加电域信用以允许功率域以非受限充电速率从较低操作状态(诸如完全关闭)加电。在第二行为中,发布较低量的加电域信用以允许功率域从较高功率操作状态加电到甚至更高的功率操作状态,较高功率操作状态包括但不限于较高操作状态,较高操作状态包括睡眠操作状态、存储器内容保留操作状态,以及功率域尚未完全掉电的其它状态。在第三行为中,发布较低量的加电域信用以允许功率域以该功率域的受限充电速率加电。在第四行为中,仲裁器可返回与所请求的相比不同数量的信用,这可指示需要以该功率域的受限充电速率更缓慢地加电。在第五行为中,仲裁器可相对于功率门控域的集合中的其它功率门控域在时间上延迟一个或更多个功率门控域的加电,以限制同时加电到最大量的不同功率域的量。在所有行为中,仲裁器限制同时加电到小于在第一电压源电路上汲取的足以引起减少到第一电压源电路的最小容许电源电压电平以下的瞬时电流的不同功率域的量。将功率门控域中的两个或更多个从较低功率操作状态同时加电到较高功率操作状态。
在实施例中,功率开关仲裁器支配在不同功率域之间的仲裁,以及给通过芯片上的第一电压源电路供应的不同功率域加电的顺序。仲裁器具有排序逻辑,排序逻辑限制将多少不同功率域同时加电到最大量,最大量小于在第一电压源电路上汲取的足以引起减少到第一电压源电路的最小容许电源电压电平以下的瞬时电流。排序逻辑通过考虑以下因素来管理给不同功率域加电的排序:i)仲裁以加电的不同功率域是否是共享第一电压源电路的功率域的集合的部分,ii)在加电的过程中从所有功率域汲取的瞬时电流的量,以及iii)对于该第一电压源电路,在出现最小容许电源电压电平之前可用的信用的量。当从多个不同行为中的任何行为加电时,排序逻辑控制功率域的行为。
以下附图和文本描述本设计的各种示例实施方式。
图1A、图1B、图2以及图3示出其中可利用具有一个或更多个功率开关仲裁器的功率管理器的示例SoC。
图4说明功率开关仲裁器的框图,功率开关仲裁器被配置为支配在不同功率域之间的仲裁,以及给通过片上系统上的相同电压源电路供应的不同功率域加电的排序。
功率开关仲裁器413具有大约同时进行仲裁的仲裁逻辑。在相同的功率域的集合内的多个功率域都能够同时发送仲裁请求。每个功率域集合可具有其自己的功率开关仲裁器413的实例,并且大约同时进行仲裁。功率开关仲裁器413的不同实例可关于仲裁问题彼此通信。
功率开关仲裁器413还具有用于限制同时加电到最大量的不同功率域的量的排序逻辑,最大量小于在相同电压源电路上汲取的足以引起减少到相同电压源电路的最小容许电源电压电平以下的瞬时电流。
功率开关仲裁器的排序逻辑被配置为考虑到至少以下方面,提供给不同功率域加电的排序
i)第一参考表或寄存器,该第一参考表或寄存器被配置为传达仲裁以加电的多个功率域是否i)是共享通过相同电压源电路供电的相同电压域的功率域的集合的部分,和/或ii)由不同的电压域供电;
ii)第二参考表或寄存器,该第二参考表或寄存器被配置为传达通过第一功率域汲取以加电的瞬时电流的第一量,以及第三参考表或寄存器,该第三参考表或寄存器被配置为传达通过第二功率域从相同电压源电路汲取的瞬时电流的第二量。通过当前尝试加电的所有功率域汲取的瞬时电流的量被‘考虑到’来自第四参考表或寄存器的加电域信用值中或‘与来自第四参考表或寄存器的加电域信用值相比较’,该第四参考表或寄存器被配置为在出现减少到相同电压源电路的最小容许电源电压电平以下之前,传达来自相同电压源电路的所预测的最大量瞬时电流汲取;以及
iii)在信用图(credit map)或电压域信用块中的信用计数器布置,该信用计数器布置被配置为在第一功率域和第二功率域提交第一功率域和第二功率域对加电的仲裁请求的时间段,管理由任何功率域从相同电压源电路汲取的瞬时电流的总量;以及
iv)具有用于察看上面的方面且将信号发送到仲裁逻辑的算法的逻辑,在该仲裁逻辑上,集合内的一个或更多个功率域可同时加电。
功率开关仲裁器使用一系列屏蔽逻辑、仲裁器以及信用计数器来用最小硬件实施复杂解决方案。
功率开关仲裁器管理连接到相同电压电源的功率开关的同时接通。这解决的问题是当多个功率开关同时接通时,VDD或VSS轨可经历一些电压跌落。这些电压跌落可引起尝试加电的功率域中的故障,以及可能在仍在操作的邻近逻辑中的故障。为解决这个,我们需要使这些开关的接通跨越功率域交错。功率开关仲裁器可给予接收来自连接到相同电压源的每个功率域的请求的特征。这可为例如来自请求加电的该集合中的功率域的5个到100个请求。每个请求可指示需要多少负载,使得该集合中的功率域可从具有较少电压资源的保留状态加电。
功率开关仲裁器提供最佳功率开关接通排序以减少硬件中的接通延迟。功率开关仲裁器考虑至少这些方面:共享相同电压域的开关/晶体管(不同电压域之间的交互可被优化);待接通的电压域的大小(较小的域可同时接通);以及可能地,功率域相对于其它功率域的物理位置(不同电压电源上的域仍可影响彼此物理位置)。
排序逻辑被配置为允许功率域具有不同的加电行为。排序逻辑被配置为允许第一功率域和第二功率域以非受限加电速率同时加电,只要来自相同电压源电路的所供应的瞬时电流的量足够低以不引起电压电平下降至相同电压源电路的最小容许电源电压电平以下。供选择地,当以非受限加电速率同时加电的第一功率域和第二功率域将可预测地引起汲取过量的瞬时电流,其中汲取过量的瞬时电流将引起电压电平下降至相同电压源电路的最小容许电源电压电平以下,则排序逻辑基于通过片上系统设计者选择的编程行为来支配加电排序以引起以下三种附加行为中的任一种:
i)顺序逻辑在第一功率域之后,在时间上顺序地延迟唤醒第二功率域以及给第二功率域加电,使得来自相同电压源电路的电源电压电平不下降至相同电压源电路的最小容许电源电压电平以下。因此,对比总是需要更坏情况设定在接通功率域中的电气部件之间的固定延迟,功率开关仲裁器允许正被接通的每个开关之间的可变延迟。于是,与仅允许多个功率域同时唤醒但每个域供应有最小(bare minimum)量的电流的解决方案相比,功率开关仲裁器允许功率域更加快速地变成有效的以确保不存在引起允许足够的电流流动以引起电压电源电平下降的可能性。或
ii)顺序逻辑允许在该相同集合中的第一功率域和第二功率域两者以有限的电流汲取速率同时加电,当在该集合中的所有功率域同时加电时,该有限的电流汲取速率被设定成不会引起电压电平下降至相同电压源电路的最小容许电源电压电平以下的量。或
iii)顺序逻辑允许第一功率域在交错的时间量内,以比第二功率域显著较大的充电速率加电,但是在同时加电的第一功率域和第二功率域之间的来自相同电压源电路的瞬时电流的总汲取将不引起电压电平下降至相同电压源电路的最小容许电源电压电平以下。因此,在每个实例中,功率开关仲裁器允许SoC设计者不必过度设计布局以处理在相同的时间段内接通SoC中的所有功率域的最坏情况情境。代替,与仅允许多个功率域同时唤醒但每个域供应有最小量的电流的该最坏情况情境相比,功率开关仲裁器允许功率域更加快速地变成有效的以确保不存在引起允许足够的电流流动以引起电压电源电平下降的可能性。
再者,在第一功率域和第二功率域的仲裁时,零个其它功率域和/或许多其它功率域可影响从相同电压源电路汲取的瞬时电流的总量。
功率开关仲裁器的每个实例可具有用于排序逻辑参考的行为寄存器(参见,例如,图1A和图1B中的可编程行为配置寄存器180)。行为寄存器是通过片上系统设计者可编程的,以基于通过片上系统设计者在行为寄存器中选择的编程行为来传达功率域的集合的加电排序的期望的行为。
在第一行为中,发布较大量的加电域信用以允许功率域以非受限充电速率从较低操作状态(诸如完全关闭)加电。在第二行为中,发布较低量的加电域信用以允许功率域从较高功率操作状态加电至甚至更高的功率操作状态,该较高功率操作状态包括但不限于较高操作状态,较高操作状态包括睡眠操作状态、存储器内容保留操作状态,以及其中功率域尚未完全掉电的其它状态。在第三行为中,发布较低量的加电域信用以允许功率域以该功率域的受限充电速率加电。在第四行为中,仲裁器可返回与所请求的相比不同数量的信用,这可指示需要以该功率域的受限充电速率更缓慢地加电。在第五行为中,仲裁器可相对于功率门控域的集合中的其它功率门控域在时间上延迟一个或更多个功率门控域的加电,以限制同时加电到最大量的不同功率域的量。在所有行为中,仲裁器限制同时加电到小于在第一电压源电路上汲取的足以引起减少到第一电压源电路的最小容许电源电压电平以下的瞬时电流的不同功率域的量。
在实施例中,所选择的行为可具有功率域的上面的行为的任何组合。在实施例中,所选择的行为可具有功率域的集合中的功率域的上面的行为中的任何单个行为,该行为是顺序逻辑在第一功率域之后,在时间上顺序地唤醒第二功率域以及给第二功率域加电,使得来自相同电压源电路的电源电压电平不下降至相同电压源电路的最小容许电源电压电平以下。
功率开关仲裁器通过不必支持最大的同时功率开关接通事件,允许布局中的较少开销。
功率开关仲裁器413允许不同功率域尝试加电且大约同时针对加电进行仲裁。功率开关仲裁器413被配置具有用于以下的逻辑:防止SOC中过多的功率域尝试同时加电且汲取大量的电流,汲取大量的电流随后将引起电源电压电平的减少。例如,当从SoC上的给定电压调节电路汲取过量的电流时,可出现电源电压电平从1.1V至0.9V的瞬间降低。
在加电时,电源必须供应足够的电流以对功率域的电路系统中的每个的衬底/阱以及内部节点重新充电(假设电路系统已具有足够的时间来经由泄漏将电荷放电至地电位的更坏情况)。再者,电源供应器的容量考虑以下因素:当太多的现有电路/功率域在相同VDD上汲取时,可引起电压电源压降,这作为峰值电流汲取而不是所需的总电荷的结果出现。在时间上的给定时刻没有足够的可用电荷或汲取太多峰值电流两者可概括为需要汲取过量的电流。注意,瞬时电流在本文中被定义用于传达‘峰值电流’或‘总电荷’--当电路从较低功率操作状态加电时电流的尖峰乘以电流的持续时间,因为这两者都向本领域的技术人员传达语义类似的概念。
因此,功率开关仲裁器413被配置为仅允许只有多达最大数量的功率域在任何给定时间唤醒和加电。被允许在任何给定时间唤醒或加电的功率域的最大数量将在将引起汲取过量的电流且随后将引发电源电压电平下降的量以下。各种电流模型和等式可规划何时将汲取过量的电流以及随后何时将引发电源电压电平下降至相同电压源电路的最小容许电源电压电平以下。将实际地引起汲取过量的电流的功率域的量随后将在时间上间隔开以被顺序地唤醒和加电,使得电压电源电平不下降至最小值以下。供选择地,通过功率域汲取的电流可以不同的加电方式进行限制,使得电压电源电平不下降至最小值以下。功率开关仲裁器413支配域之间的该仲裁以及给功率域加电的排序。各种算法可被功率开关仲裁器采用,以考虑峰值电流和总电荷的因素,以确保电压不变成低于最小值。
注意,定时器电路可跟踪通过相同电压源电路供应的不同功率域的集合中的一个或更多个功率域何时处于加电的状态。因此,定时器电路本质上随着时间跟踪来自该集合中的不同功率域的瞬时电流汲取的和,该和是可影响电源电压降且引起来自相同电压源电路的电压电平下降至相同电压源电路的最小容许电源电压电平以下的电流汲取的总和。定时器电路被配置为供应反馈信号以影响来自信用图中的第四参考表或寄存器的加电域信用值,信用图中的第四参考表或寄存器在出现减少到相同电压源电路的最小容许电源电压电平以下之前,传达来自相同电压源电路的所预测的最大量瞬时电流汲取。注意,定时器电路允许加电需求信用充分地且准确地涵盖以下情况:其中峰值电流反映瞬时电流浪涌,以及其中随着时间来自不同域的电流电荷汲取的和可引起电源电压下降。
再者,一个或更多个事件监视器可位于每个功率域的接口上。每个事件监视器被配置为检测该功率域是否已完全加电且随后将活动信号传达到域信用计数器布置块,该域信用计数器布置块被配置为在多个功率域提交多个功率域对加电的仲裁请求的时间段,传达由任何其它功率域从相同电压源电路汲取的所预测的瞬时电流的总量,使得该总量可随后用于生成释放信用的信号。
图4说明具有考虑所汲取的瞬时电流的逻辑的功率开关仲裁器。图6具有功率开关仲裁器,该功率开关仲裁器具有考虑所汲取的瞬时电流和次级电流因素的逻辑。图8具有功率开关仲裁器,该功率开关仲裁器具有考虑所汲取的瞬时电流和特定邻近逻辑的次级因素的逻辑。图5具有功率开关仲裁器,该功率开关仲裁器具有考虑哪个优先级与在功率域的集合中的功率域中的一个或更多个功率域相关联的逻辑。
功率开关仲裁器513还可具有附加电路系统,以在可编程相对优先级方案中考虑哪个优先级与功率域的集合中的域中的一个或更多个域相关联(参见图5)。图5说明功率开关仲裁器513的框图,该功率开关仲裁器被配置为考虑哪个优先级与在功率域的集合中的域中的一个或更多个域相关联。加电域信用可为时延敏感域预留,以确保时延敏感域不会被封锁(以约束最大加电响应时间)。
参考图6,功率开关仲裁器613可经由仲裁方案的使用避免集合中的功率域的加电不足(参见图6)。图6说明功率开关仲裁器613的框图,该功率开关仲裁器613被配置为经由轮询仲裁方案的使用避免集合中的功率域的加电不足。轮询仲裁器可在令牌(token)的基础上工作。因而,被授权的最后一个人具有令牌以在下一周期中分发给在预定圈中最接近的请求者。如果没有人请求,则被授权的最后一个人在下一周期保持令牌。功率开关仲裁器613可使用仲裁器内的某一预看逻辑,以一次检查比如四个请求者的群组以使仲裁器延迟最小化。
图7说明被配置为考虑这些条件中的以下两者的功率开关仲裁器的示例框图:1)当这些邻近功率域处于加电的状态时,与共享第一电压源电路的集合中的功率域中的任何功率域共享共同资源的邻近功率域的量,以及2)共享第一电压源电路的想要在时间上基本相同的时间点加电的功率域的集合中的功率域的瞬时电流汲取的总量。功率开关仲裁器713被分裂成两个部分。第一部分是每个电压域,并且在相同电压域内提供具有邻居逻辑仲裁的零或一个授权。第二部分将这些授权与关于跨越电压域的邻居的信息组合在一起。
再者,功率开关仲裁器被配置为仅允许只有多达最大数量的功率域在任何给定时间加电。被允许在任何给定时间加电的功率域的最大数量将在将引起汲取过量的电流且随后将引发电源电压电平下降的量以下。当设定组内的过多功率域都从相同电源汲取以引起有效电源电压电平在参考SoC的电气接地电压时变得较小时,可出现类似的电压降效应。片上系统中的邻近功率域通常共享共同的电气接地总线或导线。因此,当两个或更多个邻近功率域同时唤醒且加电时,则大的电流浪涌可引起由邻近功率域共享的电气接地导线瞬间改变其参考电压电平。SoC的该部分上的电气接地的电压电平的瞬间增加可与电压调节电路电力电路的电源电压电平急下降具有相同效果。
通过功率开关仲裁器采用的附加方面算法考虑这些条件中的以下两者:1)共享共同资源(诸如接地导线)的邻近功率域的量,以及2)想要在时间上基本相同的时间点加电的功率域的总量。附加方面算法可为硬件逻辑和软件编码的组合。因此,排序逻辑可被配置为考虑瞬时电流以及附加方面(这样的一组邻近功率域)两者,该附加方面具有其自己的功率域的集合,该功率域具有的共同之处为该附加方面,该功率域的该附加方面随后被考虑用于仲裁来自片上系统上的所有功率域的加电请求。
功率开关仲裁器允许在SoC上创建更多功率域和较小功率域,因为该功率开关仲裁器考虑以下两个因素:i)附加方面,诸如共享共同资源(诸如接地导线)的邻近功率域,以及ii)尝试在相同的时间段期间加电的功率域的总量。
在实施例中,排序逻辑还考虑仲裁以加电的功率域相对于仲裁以大约同时加电的其它功率域的物理位置的地理位置的至少以下方面;并且因此,通过功率开关仲裁器的排序逻辑采用的定制的附加方面算法考虑这些条件中的以下两者:1)当这些邻近功率域处于加电的状态时,与共享相同电压源电路的集合中的功率域中的任何功率域共享共同资源的邻近功率域的量,以及2)共享相同电压源电路的想要在时间上基本相同的时间点加电的功率域的集合中的功率域的瞬时电流汲取的总量。
一般来说,排序逻辑被配置为参考表或类似的部件(该参考表或类似的部件是通过片上系统设计者可编程的),以至少包括给每个功率域加电的瞬时电流汲取、功率域的地址以及功率域是否彼此邻近。
一种实施方式仅允许每个电压域的1个功率域在每个时钟周期接通,其中如果存在其中多个域接通的情况,则跨越电压域的邻居逻辑能够禁止功率域接通。
功率开关仲裁器713可为用于保护操作的功率域的硬件可实施解决方案,操作功率域包括但不限于:连接到相同电源的多个功率域;估计域转向对连接到相同电压域的功率域的影响的方法;以及是物理邻居的多个功率域。
功率开关仲裁器713用作用于防止过多功率域同时导通的系统。如果需要,功率开关仲裁器713的邻居逻辑可防止两个相邻域通电。
图8说明具有排序逻辑的功率开关仲裁器的示例框图,该排序逻辑被配置为考虑瞬时电流以及附加方面两者,该附加方面具有其自己的功率域的集合,该功率域具有的共同之处为该附加方面。再者,功率开关仲裁器813的上半部在电压域内且具有某个邻居屏蔽逻辑,该邻居屏蔽逻辑获得传入请求且屏蔽(mask off)这些请求,这些请求是当前为打开(DND=勿打扰)的域的邻居,并且具有当前转变的邻居。这些屏蔽的请求随后进入到仲裁器中,该仲裁器将基于轮询仲裁器挑选1个胜利者。仲裁器的结果将选取单个请求胜利者,该胜利者将与电压域信用计数器相比较,以查看是否可允许给定请求移动到下一阶段。如果信用太少,则没有请求将被移动到下一阶段。
功率开关仲裁器813的下半部将从每个电压域获取待决的功率域请求胜利者,并将待决的功率域请求胜利者作为邻居多路复用器中的选择器,以选取合适的邻居图1逻辑。第二仲裁器也为轮询的,并且跨越所有电压域维持第二仲裁器,以保持所有这些仲裁器同步。ArbGnt信令为每个功率域2位以定义该域是:关闭;打开;在邻居处于转变的情况下打开;或是在邻居请求转变的情况下打开。
图10说明反映3个电压域的示例表:集合1、集合2以及集合3和在该功率域内的部件的示例集合。电压域集合1包含三个功率域A、B以及C。电压域集合2包含功率域D和功率域E。电压域集合3包含功率域F。线指示哪些域被认为是邻居。
示例
给定具有3个电压域:集合1、集合2以及集合3的该邻居图1047,让我们浏览跨域问题的几个示例。圆圈表示功率域。下面是示出跨越电压域可能的依赖关系的案例,其中如果竞争域已转变,则功率域A将被拒绝授权,或如果竞争域也在请求仲裁,则功率域A将要求仲裁。
案例1-A-请求,D-DND、B-PSO、C-转变
案例2-A-请求,D-DND、E-请求
案例3-A-请求,D-DND、E-转变
案例4-A-请求,D-DND、F-请求
案例5-A-请求,D-DND、F-转变
案例6-A-请求,D-转变、B-DND
案例7-A-请求,D-请求、B-DND
注意,上面没有涵盖的是在电压域内的案例,因为这些案例相当直截了当。DND块的所有邻居可不同时具有超过一个功率域处于转变中。
图11示出排序逻辑的实施例的逻辑图,该排序逻辑被配置为考虑附加方面,该附加方面自己的功率域的集合中的一个或更多个功率域与其它功率域(诸如邻居图)有共同之处。邻居图逻辑1135可为一系列“或”门,或类似的布尔逻辑电路,该类似的布尔逻辑电路具有用于相同电压域内的每个功率域的邻居图。所以功率域A将会将所有其邻居功率域一起进行或运算,在该示例中,该邻居功率域仅为功率域B。随后功率域B将会将所有其邻居功率域一起进行或运算,在该示例中,该邻居功率域为A和C。
图12示出用于电压域之间的示例邻居图1电路。邻居图1逻辑1235为单个“或”门和“与”门,以对是邻居的其它电压域中的功率域的状态进行解码。这里,仅产生单个输出以说明是否存在冲突。每个邻居图1逻辑块为来自单个功率域的视点。功率域A的逻辑为D(打开)和E(转变)或D(打开)和F(转变)或D(打开)和B(转变)或D(打开)和C(转变)或B(打开)和D(转变)。
使用具有一个或更多个功率开关仲裁器的功率管理器的片上系统的示例IP核和互连结构
图1A说明片上系统的实施例的框图。图示100包括多个启动器IP核(IC)和多个目标IP核(TC),多个启动器IP核(IC)和多个目标IP核(TC)经由在芯片/互连结构118上的网络传递读写请求以及对这些请求的响应。互连结构118还可被称为基于封包(packet-based)的交换网络,因为在该结构内传输的数据是以封包的形式。IC的一些示例可包括CPU IP核102、片上安全IP核104、数字信号处理器(DSP)IP核106、多媒体IP核108、图形IP核110、流式输入-输出(I/O)IP核112、通信IP核114(例如,具有在芯片外部的设备或部件的无线发射和接收IP核等)等。
一般来说,在互连网络中,存在多个异构的启动器代理(IA)和目标代理(TA)以及路由器。封包在请求网络中从IA行进到TA,且在响应网络中从TA行进到IA。
每个IC可具有其自己的启动器代理(IA)(例如,IA142、IA144等)以与结构118相连接(interface)。TC的一些示例可包括通过DRAM IP核126和闪存存储器IP核128的DRAM IP核120。每个TC可具有其自己的目标代理(TA)(例如,TA160、TA162等)以与结构118相连接。DRAM IP核120-DRAM IP核126中的每个可具有相关联的存储器控制器。类似地,闪存存储器128与闪存控制器相关联。IC 102-114和TC 120-128中的全部可以不同的性能速率(即,峰值带宽(该峰值带宽可被计算为时钟频率乘数据位线的数量(也被称为数据宽度)),以及稳定带宽(该稳定带宽表示需要的或预期的性能水平))进行操作。结构118可为诸如片上系统(SoC)的集成电路的部分。
可编程行为配置寄存器180是通过片上系统设计者可编程的,以基于通过片上系统设计者在行为寄存器中选择的编程行为来传达功率域的集合的加电排序的期望的行为。片上系统被分割成多个功率域。例如,DRAM 120到DRAM 124可由例如第一电压电源供电。闪存128和DSP 106可由例如第二电压电源供电。
片上系统具有不同宽度尺寸的电源轨;并且因此,具有不同的电流容量。功率开关仲裁器的第一实例主动地控制第一电源轨有可能经历的瞬时电流的最大量。同样地,功率开关仲裁器的第二实例主动地控制第二电源轨在不下降至第二电压源电路的最小容许电源电压电平以下的瞬时电流的最大量。
第一电源轨可连接到例如第一电压电源。由于可配置地且随后主动地控制SoC的该部分将经历的电流的最大量的功率开关仲裁器的存在,所以功率开关仲裁器允许SoC设计者制作较小的和定做的电源轨。先前,SoC设计者在所有情况下必须使用较大电源轨。如所讨论的,SoC设计者必须以最小电流汲取预期较慢的开关接通时间。第二电源轨可具有与第一电源轨相比不同的宽度尺寸。每个不同宽度的电源轨可具有其自己的功率开关仲裁器的实例。
片上系统还包括多个启动器IP核(IC)和多个目标IP核(TC),多个启动器IP核(IC)和多个目标IP核(TC)经由互连结构传递读写请求以及对这些请求的响应。功率开关仲裁器的第一实例和第二实例被配置为关于功率域及其瞬时电流汲取彼此通信。
功率开关仲裁器的实例可在地理上位于在该功率域的调压电路与功率域自身之间的供电路径中。在示例中,功率开关仲裁器的第一实例可在地理上位于供电路径中,该供电路径i)在该功率域调压电路电源到功率域的电路之间或ii)在功率域电路与该功率域的(一个或更多个)电气接地导线之间。
路由网络
图1B说明片上系统的具有多个路由器的互连的实施例的框图,该路由器具有被配置为参考表或类似的部件的排序逻辑(该参考表或类似的部件是通过片上系统设计者可编程的),以至少包括给每个功率域加电的瞬时电流汲取、功率域的地址以及功率域是否彼此邻近。图1B类似于图1A,但在互连结构118中添加了路由器。图1B 155说明其中信息从目标代理和TC流到IC和IA的响应网络。虽然未示出,但存在将TC和目标代理连接到IA和IC且相应地路由事务的对应的响应网络。路由器可用于将结构118内的封包从源位置(例如,IC102-114)路由到集成电路中的目的位置(例如,TC 120-128)。结构118中可存在多个路由器。路由器的数量可为实施方式特定的(例如,所使用的拓扑、面积要求、时延要求等)。从IC102发送到TC 122的数据可在发送到结构118中之前通过与目标代理160相关联的封包化逻辑被封包化。封包可经过路由器150至158。当封包离开结构118时,封包随后可通过与启动器代理142相关联的去封包化逻辑被去封包化。类似地,从TC 126发送到IC 108的数据可在发送到结构118中之前通过与目标代理162相关联的封包化逻辑被封包化。封包可经过路由器151、路由器155和路由器156。当封包离开结构118时,封包随后可通过与启动器代理146相关联的去封包化逻辑被去封包化。同样地,图1B中所说明的是从目标代理160流到路由器155到路由器156到路由器150到IC 108的IA146的数据,其中这些部件之间的每个独立链路/路由选择通路可具有格式化的事务。
排序逻辑被配置为参考可配置寄存器180(该可配置寄存器180是通过片上系统设计者可编程的),以至少包括给每个功率域加电的瞬时电流汲取、功率域的地址以及功率域是否彼此邻近。
芯片/互连结构上的网络实施许多概念,该许多概念包括以下中的一个或更多个:在具有灵活的链路宽度的路由器中利用最小存储的信用流控制方案;使用通用数据格式以促进具有灵活的链路宽度的路由器中的链路宽度转换;具有可配置数量的管线的路由器的设计;在用于灵活的SoC架构的封包化协议中的有效报头生成;SoC中的基于表的传输函数生成;时钟技术;增强的端到端PL定义,该端到端PL定义“将基于封包的结构递送和基于消息传输的结构递送组合;实行响应与不同事务ID的交织的有效方法;实现互连网络中的自适应事务与封包交织的低成本方法;在高度分割的基于NoC的SoC中的休眠和唤醒功率管理域的有效方案;具有基于信用的流量控制的平均同步和异步同步器;区域有效平均同步同步器设计;以及许多附加概念。
图2说明具有多个启动器IP核和多个目标IP核的片上系统的实施例的框图,多个启动器IP核和多个目标IP核经由互连网络传递事务,诸如读写请求、突发请求等,以及对这些请求事务的响应。每个启动器IP核,诸如CPU IP核102、ARC核104、数字显示器IP核103、DMA引擎IP核、DAC IP核以及其它类似的IP核可具有其自己的启动器代理,以将该IP核相连接到互连网络118的其余部分。每个目标IP核,诸如第一DRAM IP核120或只读存储器IP核108可具有其自己的目标代理以将该IP核接合到互连网络118的其余部分。每个DRAM IP核120可具有相关联的存储器调度程序以及DRAM控制器。互连网络118用于在这些多个启动器IP核与在集成电路中的一个或更多个目标IP核之间传递和路由事务。集成电路系统功率管理器通常控制功率域,该功率域包含集成电路中的不同启动器和目标IP核。然而,互连网络118自身可分割成具有其自己的多个功率域,该多个功率域通过与集成电路系统功率管理器协作的互连功率管理器106控制。互连网络118可分割成这些多个域以允许通过与互连功率管理器106协作和相连接的外部集成电路系统功率管理器进行灵活的功率管理控制。互连网络横跨多个功率域。各条互连网络在功率域的集合中实施,功率域集合中的每个功率域可包括其它非互连逻辑和部件。互连的每个这样的分区可为在芯片内的唯一的功率域(“互连的每个这样的分区自己的功率域”),或互连的每个这样的分区可为包括某个启动器IP核逻辑和/或目标IP核逻辑的现有功率域的一部分。
互连功率管理器106可与功率开关仲裁器的一个或更多个实例协作。互连功率管理器106可与集成电路系统功率管理器协作,以将活动管理与多域互连中的功率管理去耦接。互连功率管理器可被配置为通过发送一个或更多个信号以使包含在这些多个功率域内的互连网络部件休眠或唤起该互连网络部件,来控制在互连网络内的多个功率域内的事务活动管理。集成电路系统功率管理器被配置为接通和断开到互连网络内的多个功率域的功率。当在集成电路中的给定功率域内的所有部件都休眠时,集成电路系统功率管理器断开到该给定功率域的功率。使互连网络中的部件休眠,这包括通过遵循来自互连功率管理器的命令暂时地使该部件呈现为不活动/空闲。互连功率管理器将多个功率域中的事务活动管理与集成电路系统功率管理器的功率管理的控制去耦接,以便允许互连网络部件连同以下中的至少一个被包含在两个或更多个功率域中:1)启动器知识产权核,2)目标IP核,以及3)这两个或更多个功率域中的每个内的两者的任何组合。
图3说明具有多个功率域的互连网络的简单实施例的框图,其中用于互连网络中的事务的路由路径横跨一个或更多个功率域边界。互连网络218可将事务耦接在多个启动器IP核(诸如CPU IP核202)与多个目标IP核(诸如DRAM IP核220)之间。
示例互连网络218使用两个路由器R1和路由器R2以实现在多个启动器IP核与多个目标IP核之间的期望的连接性。包括互连网络的集成电路被分割成三个示例功率域。每个功率域在该功率域内具有部件的示例集合,如图9中的表中示出的。例如,用户已编程,其中第一功率域包含启动器IP核I1、启动器代理IA1、目标代理TA1、目标IP核T1、目标代理TA2、目标IP核T2以及路由器R1。另一个功率域包含启动器IP核I3、启动器代理IA3、目标代理TA4以及目标IP核T4。功率域可包含系统部件(诸如启动器核),以及在互连网络自身内的部件。给定功率域内的部件可存储在功率域控制器中的表中或作为配置变量供应到EDA工具中的软件中,该EDA工具随后生成适当的组合逻辑以对给定域中的部件做出解释。
互连网络218在集成电路中被分割成多个功率域,并且在互连功率管理器中具有集成硬件电路系统,以当互连网络218中的事务的路由路径横跨一个或更多个功率域边界且引起除其中新事务的启动器代理和新事务的最终目标代理的功率域所位于的地方之外互连网络218内的功率域的相互依赖性时,管理在互连中的每个功率域中的所有互连网络部件的休眠状态。因此,互连功率管理器206可被配置为管理功率域中的互连部件的休眠状态,而非功率域中的IC上的全部部件的休眠状态。例如,为了完成将新请求事务从启动器核I2发送到目标IP核T4需要给三个不同功率域中的部件加电,以及三个功率域边界相交。来自第二功率域中的启动器核I2的新请求事务需要横穿启动器代理IA2,且随后跨越功率域边界到路由器R1,随后再次跨越功率域边界到路由器R2,且随后跨越另一个功率域边界到目标代理4,且随后到目标IP核4上。同样地,从目标代理4到启动器IP核I3的响应事务需要在互连网络内相交的两个功率域,即使对集成电路系统功率管理器来说,这两个IP核处于相同的功率域PMD-3中。耦接到每个启动器核的启动器代理的每个启动器核和耦接到每个目标核的目标代理的每个目标核通过集成电路系统功率管理器管理其功率状态,该集成电路系统功率管理器与管理互连网络218的多个功率域的互连功率管理器206分开。互连功率管理器206具有被配置为与集成电路系统功率管理器和在互连网络218内的不同代理协作和通信的硬件电路系统和信令端口。集成电路系统功率管理器与互连功率管理器206协作和通信以使互连网络218内的一个或更多个功率域休眠和唤醒该一个或更多个功率域。互连网络的多个功率域以及自身包含IP核的这些功率域通过集成电路系统功率管理器部件是可控制的,该集成电路系统功率管理器部件在互连网络218外部。
特定功率域(诸如功率域_k)的相关启动器代理集合可为如下。该相关启动器代理集合由以下组成:a)在功率域k中的启动器代理,b)与功率域_k中的目标代理通信的启动器代理,以及c)(基于连接性矩阵)使用功率域_k中的路由器来与目标代理通信的启动器代理。在每个启动器代理中的组合逻辑和状态寄存器可用于表示功率域的相关启动器代理集合。集成电路系统功率管理器可通过仅监视位于启动器代理中的每个内的状态寄存器,控制互连网络内的功率管理。状态寄存器指示所有互连网络部件的休眠状态的组合,所有互连网络部件包括启动器代理、目标代理以及在互连网络中的每个功率域中具有到该启动器代理的连接性的路由器。
给定部件的休眠/空闲的状态可被看作相同。在互连功率管理器206和启动器代理中的每个(诸如启动器代理IA3)中的逻辑被配置为跟踪部件的休眠状态,以及在互连网络218中的其它功率域的路由相互依赖性,该其它功率域需要在每个功率域的基础上,路由在该启动器代理到连接至该启动器代理的其他目标和启动器核之间的事务。
互连功率管理器206内的硬件电路系统唤起互连网络218内的多个功率域且使该多个功率域休眠。互连功率管理器206还具有与其它目标IP核、启动器IP核以及互连网络部件之间的信令接口。集成电路系统功率管理器管理功率域,其中IP目标核、启动器核以及互连网络部件位于该功率域内。互连网络218的部分的提前的(advanced)分割允许片上系统中的多个功率域的有效功率管理,其中互连网络218中的每个功率域通过互连功率管理器206与互连网络218中的其它功率域是分开可控制的。在实施例中,互连功率管理器206不控制到这些域的电压源或时钟。该互连功率管理器206仅控制是否准许新活动进入这些域。
互连功率管理器206可包括1)在其自身内包括分散在整个互连网络上的状态机的网络的逻辑,2)在其自身内包括全都位于互连网络内的单个位置中的状态机的网络的逻辑,3)分散在整个互连网络上的启动器代理中的逻辑和寄存器,4)在链路接口(诸如PL、OCP、&AXI)处的连接协议控制器中的逻辑和信令端口,以及5)这些实施方式的任何组合。在实施例中,功率域控制器(PDC)的集合与其接口形成互连功率管理器206。
图13A和图13B说明管理加电顺序的一个或更多个功率开关仲裁器的流程图的实施例。步骤的示例顺序可为如下。
在步骤1370中,片上系统上的功率门控域的集合使用一个或更多个功率开关仲裁器来产生用于全都通过片上系统的相同电压源供电的功率门控域的集合的加电顺序。全都通过相同电压源供电的功率门控域的集合相互间进行仲裁以接收对加电的授权。一个或更多个,但通常两个或更多个功率域同时加电。
在步骤1372中,为每个电压源管理加电域信用的量。每个电压源在该电压源的信用池中具有分配的加电域信用的总量。功率开关仲裁器中的排序逻辑检查以查看在信用池中的信用是否是可用的。在功率域的加电开始时,从供应池扣除加电域信用,并且在以下情况下信用返回供应池:i)当功率域的加电完成时或ii)当满足所设定的阈值时沿着到完整加电的路线。
在步骤1374中,发布给定功率域的两个或更多个加电行为的加电域信用的量。发布较大量的加电域信用,以允许功率域以非受限充电速率从较低操作状态(诸如完全断开)加电。发布较低量的加电域信用,以允许功率域从较高功率操作状态加电至甚至更高功率操作状态,该较高功率操作状态包括但不限于较高操作状态,较高操作状态包括睡眠操作状态、存储器内容保留操作状态,以及其中功率域尚未完全掉电的其它状态。再者,发布较低量的加电域信用以允许功率域以该功率域的受限充电速率加电。再者,仲裁器可返回与所请求的相比不同的数量的信用,这可指示需要以该功率域的受限充电速率更缓慢地加电。
在步骤1376中,将功率门控域中的两个或更多个从较低功率操作状态同时加电至较高功率操作状态。
在步骤1378中,仲裁器可相对于功率门控域的集合中的其它功率门控域在时间上使一个或更多个功率门控域的加电延迟,以限制同时加电到最大量的不同功率域的量。仲裁器限制同时加电到小于在相同电压源电路上汲取的足以引起减少到相同电压源电路的最小容许电源电压电平以下的瞬时电流的不同功率域的量。
在步骤1380中,片上系统具有每个供应不同的额定电压电平的两个或更多个电压源,并且其中该两个或更多个电压源可彼此并行进行仲裁。
在步骤1382中,功率开关仲裁器还考虑附加方面,诸如i)在可编程相对域优先级方案中哪个优先级与功率域的集合中的第一域相关联和/或ii)邻近功率域是否加电,其中为时延敏感的域预留信用以确保其不会被封锁(以约束最大加电响应时间)。
在步骤1384中,功率开关仲裁器经由轮询仲裁方案的使用来避免域的加电不足。
仿真和建模
图9说明根据本文中描述的系统和方法的用于产生设备的过程的示例的实施例的流程图,该设备诸如具有一个或更多个功率开关仲裁器的片上系统。用于产生具有互连设计的设备的示例过程可利用电子电路设计生成器(诸如片上系统编译器),以形成电子设计自动化(EDA)工具集的一部分。硬件逻辑、编码软件以及两者的组合可用于使用EDA工具集的实施例来实施以下设计过程步骤。这样的EDA工具集可为单个工具或两个或更多个离散工具的编译。表示用于互连、存储器调度程序等中的电路系统的装置和/或方法的信息可被包含在实例中,诸如包含在单元库、电子电路设计生成器中的软件指令或存储该信息的类似的机器可读存储介质中。表示存储在机器可读存储介质上的装置和/或方法的信息可用于创建装置,或装置的模型表示的过程和/或本文中描述的方法中,该过程诸如仿真和光刻掩模。
上面设计的方面可为包含用于构成调度程序和互连以及相关联的部分的部件的设计的集合的软件库的一部分。根据行业标准开发库单元。包含设计元素的文件库可自身为独立程序,以及为EDA工具集的一部分。
EDA工具集可用于制作高度可配置可扩展的片上系统(SOC)块间通信系统,该高度可配置可扩展的片上系统(SOC)块间通信系统整体管理输入和输出数据、控制、调试和测试流,以及其它功能。在实施例中,示例EDA工具集可包括以下:图形用户界面;公共处理元件的集合;以及包含设计元件的文件库,该设计元件诸如电路、控制逻辑以及定义EDA工具集的单元阵列。为了生成电路设计、测试设计和/或将设计的布局放置在目标芯片上可用的空间中的目的,EDA工具集可为由多个算法和设计组成的一个或更多个软件程序。EDA工具集可包括在可执行软件程序的集合中的目标代码。可由系统集成电路(IC)集成器使用EDA工具集的特定的应用算法和界面的集合,以为特定应用快速地创建独立的IP核或IP核的整个系统。EDA工具集提供每个部件的时序图、功率和面积方面,并用被编码以表示部件的模型进行仿真,以便运行实际的操作和配置仿真。EDA工具集可生成以适配在目标芯片上可用的空间中为目标的网表和布局。EDA工具集还可将表示互连和逻辑电路系统的数据存储在机器可读存储介质上。机器可读介质可具有存储在其上的数据和指令,当通过机器执行该数据和指令时,引起机器生成上面描述的物理部件的表示。该机器可读介质存储在片上系统设计过程中使用的电子设计自动化(EDA)工具集,并且工具具有用于生成这些部件的表示数据和指令,以实例化、验证、仿真且进行该设计的其它功能。
通常,EDA工具集用于SOC设计的两个主要阶段中:前端处理和后端编程。EDA工具集可包括以下中的一个或更多个:RTL生成器、逻辑综合脚本、完整验证测试平台(testbench)以及SystemC模型。
前端处理包括设计和架构阶段,该设计和架构阶段包括SOC原理图的设计。前端处理可包括在架构探索期间连接模型、设计的配置、仿真、测试和设计的调谐。设计通常被仿真和测试。前端处理传统上包括在SOC内的电路的仿真和对该电路应正确工作的验证。所测试和验证的部件随后可被存储为独立的库的一部分或存储为芯片上的IP块的一部分。前端视图支持文档、仿真、调试以及测试。
在框1205中,EDA工具集可接收用户供应的文本文件,该文本文件具有描述标记逻辑的至少一部分的配置参数和设计的数据,该标记逻辑被配置为在线程内和跨越多个线程同时实行每个线程和每个标记存储器访问调度。数据可包括用于该IP块的一个或更多个配置参数。IP块描述可为该IP块(诸如互连、存储器调度程序等)的整体功能。用于互连IP块和调度程序的配置参数可包括如先前描述的参数。
EDA工具集接收用户供应的实施技术参数,诸如用于实施该IP块的部件级制备的制造过程、对通过该技术中的单元占据的大小的估计、在该技术中实施的部件级逻辑的操作电压、该技术中的标准单元的平均门延迟等。技术参数描述预期的实施技术的抽象(abstraction)。用户供应的技术参数可为文本描述或仅响应于已知的可能性范围提交的值。
EDA工具集可通过创建构成IP块设计的每个IP子部件的抽象可执行表示来分割IP块设计。抽象可执行表示对每个IP子部件的TAP特性进行建模,并且模拟类似于实际IP块设计的这些特性的特性。模型可集中于该IP块的一个或更多个行为特性。EDA工具集执行IP块设计的部分或全部的模型。EDA工具集汇总且报告该IP块的建模的行为特性的结果。EDA工具集还可分析应用的性能,并且允许用户供应IP块设计的新配置或具有新技术参数的功能描述。在用户满意所供应的IP设计参数的配置和所运行的技术参数的迭代中的一个的性能结果之后,用户可用最终IP核设计的相关联的技术参数选定最终IP核设计。
EDA工具集将来自抽象可执行表示的结果与可能地附加信息整合,以生成IP块的综合脚本。在整体性能和面积估计的结果被展现给用户之后,EDA工具集可供应综合脚本,以建立IP块的各种性能和面积目标。
EDA工具集还可基于用户供应的配置参数和实施技术参数,生成用于逻辑综合的该IP块设计的RTL文件。如所讨论的,RTL文件可为高级硬件描述,该高级硬件描述描述了具有寄存器、布尔等式、诸如“if-then-else”语句的控制逻辑以及复杂的事件序列的集合的电子电路。
在框1210中,ASIC或SoC芯片设计中的单独设计路径被称为集成阶段。IP块的系统的集成可与IP块的RTL文件的生成和该IP块的综合脚本并行发生。
EDA工具集可提供电路和逻辑门的设计,以对设计正确地工作的操作进行仿真和验证。系统设计者对IP块的系统编码以一起工作。EDA工具集生成上面描述的电路的表示的仿真,该仿真可进行功能测试、时序测试、调试以及验证。EDA工具集对IP块的系统的行为进行仿真。系统设计者验证且调试IP块的系统的行为。EDA工具集工具对IP核进行封装。机器可读存储介质还可存储测试生成程序的指令,以生成用于外部测试器和互连的指令以运行本文中描述的测试的测试序列。电子设计自动化的领域的普通技术人员知道,设计工程师创建且使用不同的表示诸如软件编码的模型,以帮助生成有形的有用信息和/或结果。这些表示中的许多表示可为高级(抽象且具有较少细节)或自顶向下的视图,并且可用于帮助从系统级开始优化电子设计。此外,设计过程通常可被划分成阶段,并且在每个阶段结束时,对阶段的特制表示通常被生成为输出,且用作下一阶段的输入。熟练的工程师可使用这些表示,并且应用启发式算法以改善由最终阶段产生的最终结果的质量。这些表示允许电子设计自动化世界来设计电路、测试且验证电路、从电路的网表得出光刻掩模以及其它类似的有用结果。
在框1215中,接下来,系统集成可发生在集成电路设计过程中。后端编程通常包括SOC的物理布局的编程,诸如在芯片布局上的电路元件的放置和布线或元件平面布置,以及在部件之间的所有金属线的布线。后端文件诸如布局、物理库交换格式(LEF)等被生成用于布局和制造。
所生成的设备布局可与芯片的布局的其余部分集成在一起。逻辑综合工具接收IP核的综合脚本和IP核的RTL设计文件。逻辑综合工具还从单元库接收在设计中使用的逻辑门的特性。RTL代码可被生成以实例化包含IP块的系统的SOC。具有固定RTL和综合脚本的IP块的系统可被仿真和验证。可发生设计与寄存器传输级(RTL)的综合。逻辑综合工具对RTL设计进行综合,以创建门级网表电路设计(即,构成所有IP子部件块的独立晶体管和逻辑门的描述)。设计可被输出到一个或更多个硬件设计语言(HDL)的网表中,一个或更多个硬件设计语言(HDL)诸如Verilog、VHDL(超高速集成电路硬件描述语言)或SPICE(侧重于集成电路的仿真程序)。网表还可描述电子设计(诸如包括在设计中的部件)的连接性、每个部件的属性以及部件之中的互连性。EDA工具集促进部件的元件平面布置,包括针对在芯片上可用的空间(诸如在芯片上的XY坐标)中的部件放置添加约束,并且对这些部件的金属连接进行布线。EDA工具集为将从IP核的该表示生成的光刻掩模提供信息,以在制造期间将电路设计传输到芯片上,或提供上面描述的电路的其它类似的有用推导。于是,后端编程还可包括布局的物理验证,以验证该布局为物理上可制造的,并且所得的SOC将不具有任何功能阻碍的物理缺陷。
在框1220中,制备设施可利用通过EDA工具集的电路设计和布局生成的光刻掩模来制备具有信号生成电路的一个或更多个芯片。制备设施可使用标准CMOS逻辑过程来制备芯片,该标准CMOS逻辑过程具有最小线宽,诸如1.0um、0.50um、0.35um、0.25um、0.18um、0.13um、0.10um、90nm、65nm或更小。所采用的CMOS逻辑过程的大小通常定义可使用光刻掩模在芯片上制备的最小光刻尺寸,该最小光刻尺寸继而确定最小部件大小。根据一个实施例,包括X射线和极端紫外辐射的光可穿过这些光刻掩模到芯片上,以将测试电路的电路设计和布局传输到芯片自身上。
EDA工具集可具有用于图形用户界面的配置对话框插件。EDA工具集可具有用于SocComp的RTL生成器插件。EDA工具集可具有用于SocComp的SystemC生成器插件。EDA工具集可对可包括在RTL仿真中的部件实行单元级验证。EDA工具集可具有测试验证测试平台生成器。EDA工具集可具有用于虚拟和硬件调试端口跟踪文件的反汇编程序。EDA工具集可符合开放核协议标准。EDA工具集可具有交易器模型、束(bundle)协议检查器、用于显示插口活动的OCP、用于分析束的性能的OCPPerf2以及其它类似程序。
如所讨论的,EDA工具集可在软件中实施为存储在机器可读介质上的数据和指令的集合,诸如可调用于其它程序或由在一个程序中具有软件单元库的可执行程序组成的EDA工具集的软件库中的实例。机器可读存储介质可包括以由机器(例如,计算机)可读形式存储信息的任何机制。例如,机器可读介质可包括但不限于:只读存储器(ROM);随机访问存储器(RAM);磁盘存储介质;光存储介质;闪存存储器设备;DVD;EPROM;EEPROM;闪存、磁卡或光卡;或适合于存储电子指令的任何其它类型的介质。然而,机器可读存储介质不包括暂时性信号。还可在分布式计算环境中实践指令和操作,其中机器可读介质存储在多于一个计算机系统上,和/或通过多于一个计算机系统执行机器可读介质。此外,可在连接计算机系统的通信介质上拉取或推送在计算机系统之间传输的信息。
依据对计算机存储器内的数据位的操作的算法和符号表示展现上面的详细描述的一些部分。这些算法描述和表示是由数据处理领域中的技术人员用来将其工作的实质最有效地传达给本领域的其它技术人员的手段。算法在这里,且通常被认为是导致期望的结果的操作的自洽(self-consistent)序列。操作是需要对物理量的物理操纵的这些操作。通常,虽然不一定,但是这些量采取能够被存储、传输、组合、比较以及以其它方式操纵的电信号或磁信号的形式。例如,可在硬件、软件或硬件和软件两者的组合中实行去往和来自CDF的消息的编码和解码。其已经不时地证明了,主要出于通用的原因,将这些信号称为比特、值、元素、符号、字符、项、数字等为方便的。虽然已示出本发明的一些特定实施例,但是本发明并不限于这些实施例。本发明应被理解为不受本文中描述的特定实施例的限制,而是仅受所附权利要求书的范围的限制。
附加文档和本文中的描述包括设计的这些和其它方面。
Claims (19)
1.一种在片上系统上用于管理功率的装置,包括:
功率开关仲裁器,所述功率开关仲裁器被配置为支配在不同功率域之间的仲裁,以及给通过所述片上系统上的第一电压源电路供应的所述不同功率域加电的排序,
其中所述功率开关仲裁器具有用于大约同时仲裁的仲裁逻辑,以及用于限制同时加电到最大量的所述不同功率域的量的排序逻辑,所述最大量小于在所述第一电压源电路上汲取的足以引起减少到所述第一电压源电路的最小容许电源电压电平以下的瞬时电流,
其中所述功率开关仲裁器的所述排序逻辑被配置为考虑到至少以下方面,提供给所述不同功率域加电的所述排序
i)第一参考表或寄存器,所述第一参考表或寄存器被配置为传达仲裁以加电的第一功率域和第二功率域是否i)是共享通过所述第一电压源电路供电的相同电压域的功率域的集合的部分,和/或ii)由不同的电压域供电;
ii)第二参考表或寄存器,所述第二参考表或寄存器被配置为传达通过所述第一功率域汲取以加电的瞬时电流的第一量,以及第三参考表或寄存器,所述第三参考表或寄存器被配置为传达通过所述第二功率域从所述第一电压源电路汲取的瞬时电流的第二量,所述第一量和所述第二量两者被考虑到来自第四参考表或寄存器的域信用值中或与所述域信用值相比较,所述第四参考表或寄存器被配置为在出现减少至所述第一电压源电路的所述最小容许电源电压电平以下之前,传达来自所述第一电压源电路的所预测的最大量瞬时电流汲取;以及
iii)信用计数器布置,所述信用计数器布置被配置为在所述第一功率域和所述第二功率域提交所述第一功率域和所述第二功率域对加电的仲裁请求的时间段,管理由任何功率域从所述第一电压源电路汲取的瞬时电流的总量;
其中所述排序逻辑被配置为允许所述第一功率域和所述第二功率域以非受限加电速率同时加电,只要来自所述第一电压源电路的所供应的瞬时电流的量足够低以不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下;
并且当以所述非受限加电速率同时加电的所述第一功率域和所述第二功率域将可预测地引起汲取过量的瞬时电流时,其中汲取所述过量的瞬时电流将引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下,则所述排序逻辑基于由片上系统设计者选择的编程行为,支配加电排序以引起以下三种行为中的任一种,
i)顺序逻辑在所述第一功率域之后,在时间上顺序地延迟唤醒所述第二功率域以及给所述第二功率域加电,使得来自所述第一电压源电路的电源电压电平不下降至所述第一电压源电路的所述最小容许电源电压电平以下,或
ii)所述顺序逻辑允许所述第一功率域和所述第二功率域两者以受限的电流汲取速率同时加电,所述受限的电流汲取速率被设定成不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下的量,或
iii)所述顺序逻辑允许所述第一功率域在交错的时间量内以比所述第二功率域显著较大的充电速率加电,但是在同时加电的所述第一功率域和所述第二功率域之间的来自所述第一电压源电路的瞬时电流的总汲取将不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下。
2.根据权利要求1所述的用于管理功率的装置,还包括:
定时器电路,所述定时器电路被配置为跟踪通过所述第一电压源电路供应的所述不同功率域的集合中的一个或更多个功率域何时处于加电的状态;且因此,随着时间跟踪来自所述集合中的所述不同功率域的瞬时电流汲取的和,所述和是可影响电源电压降且引起来自所述第一电压源电路的所述电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下的电流汲取的总和,其中所述定时器电路被配置为供应反馈以影响来自所述第四参考表或寄存器的所述域信用值,所述第四参考表或寄存器在出现减少到所述第一电压源电路的所述最小容许电源电压电平以下之前,传达来自所述第一电压源电路的所预测的最大量瞬时电流汲取。
3.根据权利要求1所述的用于管理功率的装置,其中所述排序逻辑被配置为考虑瞬时电流以及附加方面两者,所述附加方面具有其自己的功率域的集合,所述功率域具有的共同之处为该附加方面,随后所述功率域的该附加方面被考虑用于仲裁来自片上系统上的所有所述功率域的加电请求。
4.根据权利要求1所述的用于管理功率的装置,其中所述排序逻辑还考虑相对于仲裁以大约同时加电的其它功率域的物理位置仲裁以加电的所述功率域的地理位置的至少以下方面;且因此,通过所述功率开关仲裁器的所述排序逻辑采用的算法考虑以下这些条件中的两者:1)当这些邻近功率域处于加电的状态时,与共享所述第一电压源电路的所述集合中的所述功率域中的任何功率域共享共同资源的邻近功率域的量,以及2)共享所述第一电压源电路的想要在时间上基本相同的时间点加电的所述功率域的集合中的功率域的瞬时电流汲取的总量。
5.根据权利要求4所述的用于管理功率的装置,其中所述排序逻辑被配置为参考表或类似的部件,所述参考表或类似的部件是通过所述片上系统设计者可编程的,以至少包括给每个功率域加电的瞬时电流汲取、所述功率域的地址,以及所述功率域是否彼此邻近。
6.根据权利要求1所述的用于管理功率的装置,其中功率开关仲裁器的第一实例在地理上位于在第一功率域的调压电路与所述第一功率域之间的电力供应路径中。
7.根据权利要求1所述的用于管理功率的装置,其中所述片上系统被分割成多个功率域,其中所述片上系统具有不同宽度尺寸的电源轨;且因此,具有不同的电流容量,并且所述功率开关仲裁器的第一实例主动地控制第一电源轨在不下降至所述第一电压源电路的所述最小容许电源电压电平以下的情况下可能经历的瞬时电流的最大量,并且所述功率开关仲裁器的第二实例主动地控制第二电源轨在不下降至第二电压源电路的所述最小容许电源电压电平以下的情况下的瞬时电流的最大量,其中所述第二电源轨具有与所述第一电源轨相比不同的宽度尺寸。
8.一种具有存储在其上的数据和指令的非暂时性机器可读介质,当由机器执行所述数据和指令时,其引起所述机器生成根据权利要求1所述的装置的表示,其中所述机器可读介质存储用于片上系统设计过程中的电子设计自动化工具集,即EDA工具集,所述EDA工具集具有用于生成所述装置的所述表示的所述数据和指令。
9.根据权利要求1所述的用于管理功率的装置,还包括:
第一事件监视器,所述第一事件监视器位于所述第一功率域上,所述第一事件监视器被配置为检测所述功率域是否已完全加电且随后将活动信号传达到所述信用计数器布置,所述信用计数器布置被配置为在所述第一功率域和所述第二功率域提交所述第一功率域和所述第二功率域对加电的仲裁请求的时间段,传达由任何其它功率域从所述第一电压源电路汲取的所预测的瞬时电流的总量,使得所预测的瞬时电流的总量可随后用于生成用于释放信用的信号。
10.根据权利要求1所述的用于管理功率的装置,其中所述功率开关仲裁器的第一实例具有用于所述排序逻辑参考的行为寄存器,其中所述行为寄存器是通过所述片上系统设计者可编程的,以基于通过所述片上系统设计者在所述行为寄存器中选择的编程行为来传达对所述功率域的集合的所述加电排序的期望的行为,其中所选择的行为可具有用于所述功率域的集合中的所述功率域的以下三种行为中的任一种
i)顺序逻辑在所述第一功率域之后,在时间上顺序地延迟唤醒所述第二功率域以及给所述第二功率域加电,使得来自所述第一电压源电路的电源电压电平不下降至所述第一电压源电路的所述最小容许电源电压电平以下,或
ii)所述顺序逻辑允许所述第一功率域和所述第二功率域两者以受限的电流汲取速率同时加电,所述受限的电流汲取速率被设定成当所述集合中的所有所述功率域同时加电时不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下的量,或
iii)所述顺序逻辑允许所述第一功率域在交错的时间量内以比所述第二功率域显著较大的充电速率加电,但是在同时加电的所述第一功率域和所述第二功率域之间的来自所述第一电压源电路的瞬时电流的总汲取将不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下。
11.根据权利要求1所述的用于管理功率的装置,其中所述功率开关仲裁器的第一实例具有用于所述排序逻辑参考的行为寄存器,其中所述行为寄存器是通过所述片上系统设计者可编程的,以基于通过所述片上系统设计者在所述行为寄存器中选择的编程行为,传达对所述功率域的集合的所述加电排序的期望的行为,其中发布用于给定功率域的两个或更多个加电行为的加电域信用的量,其中在第一行为中,发布较大量的加电域信用以允许功率域以非受限充电速率从较低的操作状态加电,其中在第二行为中,发布较低量的加电域信用以允许功率域从较高的功率操作状态加电至甚至更高的功率操作状态,其中在第三行为中,发布较低量的加电域信用以允许功率域以该功率域的受限充电速率加电,其中在第四行为中,所述功率开关仲裁器可返回与所请求的相比不同的数量的信用,这可指示需要以该功率域的所述受限充电速率更缓慢地加电,其中在第五行为中,所述仲裁器可相对于功率门控域的集合中的其它功率门控域在时间上延迟一个或更多个功率门控域的所述加电,以限制同时加电到最大量的所述不同功率域的量,其中在所有行为中,所述功率开关仲裁器被配置为限制同时加电到小于在所述第一电压源电路上汲取的足以引起减少到所述第一电压源电路的最小容许电源电压电平以下的瞬时电流的不同功率域的量。
12.一种方法,片上系统上的功率门控域的集合通过所述方法使用一个或更多个功率开关仲裁器,以产生用于全都通过所述片上系统的相同电压源供电的所述功率门控域的集合的加电顺序,所述方法包括:
在全都通过所述相同电压源供电的所述功率门控域的集合之中进行仲裁,以授予一个或更多个功率域同时加电的许可;
为每个电压源管理域信用的量,所述电压源在其信用池中具有分配的总信用量;其中功率开关仲裁器中的排序逻辑检查以查看在所述信用池中的信用是否是可用的,其中在功率域的加电开始时,从所述供应池扣除信用,并且信用在以下情况下返回到所述供应池:i)当所述功率域的加电完成时或ii)当满足所设定的阈值时沿着到完整加电的路线;
发布用于给定功率域的两个或更多个加电行为的信用的量,其中发布较大量的信用以允许功率域以非受限充电速率从较低的操作状态加电,并且发布较低量的信用以允许功率域从较高的功率操作状态加电至甚至更高的功率操作状态,所述较高的功率操作状态包括但不限于睡眠操作状态、存储器内容保留操作状态,以及其中该功率域尚未完全掉电的其它状态,并且发布较低量的信用以允许功率域以该功率域的受限充电速率加电;其中所述仲裁器可返回与所请求的相比不同的数量的信用,这可指示需要以该功率域的受限充电速率更缓慢地加电;
同时将所述功率门控域中的一个或更多个从较低功率操作状态加电至较高功率操作状态;
相对于所述功率门控域的集合中的其它功率门控域在时间上延迟一个或更多个功率门控域的所述加电,以限制同时加电到最大量的所述不同功率域的量,所述最大量小于在所述第一电压源电路上汲取的足以引起减少到所述第一电压源电路的最小容许电源电压电平以下的瞬时电流;以及
其中所述片上系统具有每个供应不同的额定电压电平的两个或更多个电压源,并且其中所述两个或更多个电压源可彼此并行地进行仲裁。
13.根据权利要求12所述的方法,其中所述功率开关仲裁器还考虑在可编程相对优先级方案中哪个优先级与所述功率域的集合中的第一域相关联,其中为时延敏感的域预留信用以确保所述时延敏感的域不会被封锁。
14.根据权利要求12所述的方法,其中所述功率开关仲裁器经由轮询仲裁方案的使用来避免域的加电不足。
15.一种在片上系统上用于管理功率的方法,包括:
大约同时支配不同功率域之间的仲裁;
对通过所述片上系统上的第一电压源电路供应的所述不同功率域的加电进行排序;
限制同时加电到最大量的所述不同功率域的量,所述最大量小于在所述第一电压源电路上汲取的足以引起减少到所述第一电压源电路的最小容许电源电压电平以下的瞬时电流;
考虑到至少以下方面,支配给所述不同功率域加电的所述排序
i)仲裁以加电的第一功率域和第二功率域是否i)是共享通过所述第一电压源电路供电的相同电压域的功率域的集合的部分,和/或ii)由不同的电压域供电;
ii)通过所述第一功率域汲取以加电的瞬时电流的第一量,以及通过所述第二功率域从所述第一电压源电路汲取的瞬时电流的第二量,所述第一量和第二量两者被考虑到域信用值中或与所述域信用值相比较,所述域信用值对应于在出现减少到所述第一电压源电路的所述最小容许电源电压电平以下之前,来自所述第一电压源电路的所预测的最大量瞬时电流汲取;以及
iii)在当所述第一功率域和所述第二功率域提交所述第一功率域和所述第二功率域对加电的仲裁请求的时间段,管理由任何功率域从所述第一电压源电路汲取的瞬时电流的总量;
允许所述第一功率域和所述第二功率域以非受限加电速率同时加电,只要来自所述第一电压源电路的所供应的瞬时电流量足够低以不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下;
并且当以所述非受限加电速率同时加电的所述第一功率域和所述第二功率域将可预测地引起汲取过量的瞬时电流时,所述汲取过量的瞬时电流将引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下,则基于通过片上系统设计者选择的编程行为,支配所述加电排序以引起以下三种行为中的任一种,
i)在所述第一功率域之后,在时间上顺序地延迟唤醒所述第二功率域以及给所述第二功率域加电,使得来自所述第一电压源电路的电源电压电平不下降至所述第一电压源电路的所述最小容许电源电压电平以下,或
ii)允许所述第一功率域和所述第二功率域两者以受限电流汲取速率同时加电,所述受限电流汲取速率被设定成不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下的量,或
iii)允许所述第一功率域在交错的时间量内以比所述第二功率域显著较大的充电速率加电,但是在同时加电的所述第一功率域和所述第二功率域之间的来自所述第一电压源电路的瞬时电流的总汲取将不引起电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下。
16.根据权利要求15所述的用于管理功率的方法,还包括:
跟踪通过所述第一电压源电路供应的所述不同功率域的集合中的一个或更多个功率域何时处于加电的状态;且因此,随着时间跟踪来自所述集合中的所述不同功率域的瞬时电流汲取的和,所述和是可影响电源电压降且引起来自所述第一电压源电路的所述电压电平下降至所述第一电压源电路的所述最小容许电源电压电平以下的电流汲取的总和;以及
供应反馈以影响所述域信用值,所述域信用值对应于在出现减少到所述第一电压源电路的所述最小容许电源电压电平以下之前来自所述第一电压源电路的所预测的最大量瞬时电流汲取。
17.根据权利要求15所述的用于管理功率的方法,还包括:
当仲裁时,考虑相对于仲裁以大约同时加电的其它功率域的物理位置仲裁以加电的所述功率域的地理位置的至少以下方面;且因此,考虑这些条件中的以下两者:1)当这些邻近功率域处于加电的状态时,与共享所述第一电压源电路的所述集合中的所述功率域中的任何功率域共享共同资源的邻近功率域的量,以及2)共享所述第一电压源电路的想要在时间上基本相同的时间点加电的所述功率域的集合中的功率域的瞬时电流汲取的总量。
18.一种具有存储在其上的数据和指令的非暂时性机器可读介质,当由机器执行所述数据和指令时,其引起所述机器生成根据权利要求15所述的方法的表示,其中所述机器可读介质存储用于片上系统设计过程中的电子设计自动化工具集,即EDA工具集,所述EDA工具集具有用于生成所述装置的所述表示的所述数据和指令。
19.一种装置,包括:
仲裁器,所述仲裁器被配置为支配在不同功率域之间的仲裁以及给通过片上系统上的第一电压源电路供应的所述不同功率域加电的顺序,其中所述仲裁器具有用于限制同时加电到最大量的所述不同功率域的量的排序逻辑,所述最大量小于在所述第一电压源电路上汲取的足以引起减少到所述第一电压源电路的最小容许电源电压电平以下的瞬时电流,其中所述排序逻辑被配置为通过考虑包括以下的多个方面,管理给所述不同功率域加电的所述排序:i)仲裁以加电的不同功率域是否是共享所述第一电压源电路的功率域的集合的部分,ii)所汲取的瞬时电流的量,以及iii)在出现减少到该第一电压源电路的所述最小容许电源电压电平以下之前的信用的量,其中所述功率开关仲裁器的所述排序逻辑还被配置为当通过两个或更多个不同行为中的任何行为加电时,控制所述功率域的行为。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562173851P | 2015-06-10 | 2015-06-10 | |
US62/173,851 | 2015-06-10 | ||
US15/177,564 US10152112B2 (en) | 2015-06-10 | 2016-06-09 | Power manager with a power switch arbitrator |
US15/177,564 | 2016-06-09 | ||
PCT/US2016/036906 WO2016201239A1 (en) | 2015-06-10 | 2016-06-10 | Power manager with a power switch arbiter |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107850927A true CN107850927A (zh) | 2018-03-27 |
CN107850927B CN107850927B (zh) | 2021-06-01 |
Family
ID=57504484
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201680030898.4A Active CN107850927B (zh) | 2015-06-10 | 2016-06-10 | 具有功率开关仲裁器的功率管理器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10152112B2 (zh) |
EP (1) | EP3308244A4 (zh) |
CN (1) | CN107850927B (zh) |
WO (1) | WO2016201239A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109375543A (zh) * | 2018-10-31 | 2019-02-22 | 珠海全志科技股份有限公司 | Dvs电压管理装置、系统及方法、存储介质、计算机设备 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2018165111A1 (en) | 2017-03-06 | 2018-09-13 | Sonics, Inc. | An operating point controller for circuit regions in an integrated circuit |
US11231769B2 (en) | 2017-03-06 | 2022-01-25 | Facebook Technologies, Llc | Sequencer-based protocol adapter |
US10963408B2 (en) * | 2017-06-01 | 2021-03-30 | University Of Virginia Patent Foundation | System on a chip with customized data flow architecture |
KR102347602B1 (ko) * | 2017-08-28 | 2022-01-05 | 삼성전자주식회사 | 반도체 장치 및 그 파워 오프 방법 |
US10732697B2 (en) * | 2018-05-14 | 2020-08-04 | Qualcomm Incorporated | Voltage rail coupling sequencing based on upstream voltage rail coupling status |
TWI713286B (zh) * | 2019-03-15 | 2020-12-11 | 瑞昱半導體股份有限公司 | 電路結構以及電源開啟方法 |
US10901479B1 (en) * | 2019-04-23 | 2021-01-26 | Motorola Solutions, Inc. | Method and apparatus for managing power-up of a portable communication device |
US11169590B2 (en) * | 2019-07-19 | 2021-11-09 | Arm Limited | Core ramp detection circuitry |
US11307867B2 (en) * | 2019-08-12 | 2022-04-19 | Adobe Inc. | Optimizing the startup speed of a modular system using machine learning |
KR20210073754A (ko) * | 2019-12-11 | 2021-06-21 | 에스케이하이닉스 주식회사 | 시스템, 컨트롤러 및 시스템의 동작 방법 |
US11233679B2 (en) * | 2020-06-01 | 2022-01-25 | Hewlett Packard Enterprise Development Lp | Phase adjustments for computer nodes |
CN113688786B (zh) * | 2021-09-10 | 2022-07-12 | 广东电网有限责任公司广州供电局 | 基于pso优化宽度学习的电压暂降多重扰动源辨识方法 |
US11556161B1 (en) * | 2021-09-28 | 2023-01-17 | Microsoft Technology Licensing, Llc | Power delivery system with charging current limiting |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103049065A (zh) * | 2011-10-14 | 2013-04-17 | 苹果公司 | 用于处理核的电源供应门控布置 |
CN103080870A (zh) * | 2010-08-20 | 2013-05-01 | 高通股份有限公司 | 移动设备的电池功率管理 |
WO2015044717A1 (en) * | 2013-09-27 | 2015-04-02 | Freescale Semiconductor, Inc. | Electronic device and apparatus and method for power management of an electronic device |
Family Cites Families (85)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2852913A (en) | 1951-10-15 | 1958-09-23 | Gen Motors Corp | Automatic mechanism for controlling fuel flow to a jet engine |
US3252283A (en) | 1963-02-26 | 1966-05-24 | Garrett Corp | Gas turbine fuel system |
US4254345A (en) | 1979-05-21 | 1981-03-03 | Itt Industries, Inc. | Output circuit for bucket-brigade devices |
US4775955A (en) | 1985-10-30 | 1988-10-04 | International Business Machines Corporation | Cache coherence mechanism based on locking |
US5110269A (en) | 1990-10-24 | 1992-05-05 | General Electric Company | Gas turbine fuel pumping apparatus |
US5339636A (en) | 1992-12-04 | 1994-08-23 | United Technologies Corporation | Fuel splitter valve assembly for gas turbine |
US5841775A (en) | 1996-07-16 | 1998-11-24 | Huang; Alan | Scalable switching network |
US5899058A (en) | 1997-05-20 | 1999-05-04 | United Technologies Corporation | Bypass air valve for a gas turbine engine |
US6370145B1 (en) | 1997-08-22 | 2002-04-09 | Avici Systems | Internet switch router |
US5948089A (en) | 1997-09-05 | 1999-09-07 | Sonics, Inc. | Fully-pipelined fixed-latency communications system with a real time dynamic bandwidth allocation |
US6359861B1 (en) | 1997-10-08 | 2002-03-19 | Massachusetts Institute Of Technology | Method for scheduling transmissions in a buffered switch |
US6876653B2 (en) | 1998-07-08 | 2005-04-05 | Broadcom Corporation | Fast flexible filter processor based architecture for a network device |
US6145318A (en) | 1998-10-22 | 2000-11-14 | General Electric Co. | Dual orifice bypass system for dual-fuel gas turbine |
US6182183B1 (en) | 1998-11-13 | 2001-01-30 | Sonics, Inc. | Communications system and method with multilevel connection identification |
US6357219B1 (en) | 1998-12-11 | 2002-03-19 | Alliedsignal Inc. | Turbine engine fuel control system |
US7251256B1 (en) | 2000-05-18 | 2007-07-31 | Luminous Networks, Inc. | Synchronization of asynchronous networks using media access control (MAC) layer synchronization symbols |
US6330225B1 (en) | 2000-05-26 | 2001-12-11 | Sonics, Inc. | Communication system and method for different quality of service guarantees for different data flows |
US6751710B2 (en) | 2000-06-10 | 2004-06-15 | Hewlett-Packard Development Company, L.P. | Scalable multiprocessor system and cache coherence method |
US7325221B1 (en) | 2000-08-08 | 2008-01-29 | Sonics, Incorporated | Logic system with configurable interface |
US7039058B2 (en) | 2000-09-21 | 2006-05-02 | Avici Systems, Inc. | Switched interconnection network with increased bandwidth and port count |
US7165094B2 (en) | 2001-03-09 | 2007-01-16 | Sonics, Inc. | Communications system and method with non-blocking shared interface |
US20030004699A1 (en) | 2001-06-04 | 2003-01-02 | Choi Charles Y. | Method and apparatus for evaluating an integrated circuit model |
US7325050B2 (en) | 2001-09-19 | 2008-01-29 | Dell Products L.P. | System and method for strategic power reduction in a computer system |
US7093024B2 (en) | 2001-09-27 | 2006-08-15 | International Business Machines Corporation | End node partitioning using virtualization |
US6578117B2 (en) | 2001-10-12 | 2003-06-10 | Sonics, Inc. | Method and apparatus for scheduling requests using ordered stages of scheduling criteria |
US7752281B2 (en) | 2001-11-20 | 2010-07-06 | Broadcom Corporation | Bridges performing remote reads and writes as uncacheable coherent operations |
US6617877B1 (en) | 2002-03-01 | 2003-09-09 | Xilinx, Inc. | Variable data width operation in multi-gigabit transceivers on a programmable logic device |
TWI371674B (en) | 2003-05-07 | 2012-09-01 | Mosaid Technologies Inc | Managing power on integrated circuits using power islands |
US7135344B2 (en) | 2003-07-11 | 2006-11-14 | Applied Materials, Israel, Ltd. | Design-based monitoring |
US7852836B2 (en) | 2003-11-19 | 2010-12-14 | Cray Inc. | Reduced arbitration routing system and method |
US7434008B2 (en) | 2004-04-23 | 2008-10-07 | Hewlett-Packard Development Company, L.P. | System and method for coherency filtering |
US7279926B2 (en) | 2004-05-27 | 2007-10-09 | Qualcomm Incoporated | Headswitch and footswitch circuitry for power management |
US20080144670A1 (en) | 2004-12-01 | 2008-06-19 | Koninklijke Philips Electronics, N.V. | Data Processing System and a Method For Synchronizing Data Traffic |
US7275164B2 (en) * | 2005-01-31 | 2007-09-25 | International Business Machines Corporation | System and method for fencing any one of the plurality of voltage islands using a lookup table including AC and DC components for each functional block of the voltage islands |
US7136954B2 (en) | 2005-01-31 | 2006-11-14 | International Business Machines Corporation | Data communication method and apparatus utilizing credit-based data transfer protocol and credit loss detection mechanism |
US7659746B2 (en) | 2005-02-14 | 2010-02-09 | Qualcomm, Incorporated | Distributed supply current switch circuits for enabling individual power domains |
JP4846272B2 (ja) | 2005-06-07 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
US7376847B2 (en) | 2005-06-22 | 2008-05-20 | Fortemedia, Inc. | Power distribution control circuit for multi-power domain electronic circuits |
US7512741B1 (en) | 2006-01-11 | 2009-03-31 | Intel Corporation | Two-hop source snoop based messaging protocol |
US7366847B2 (en) | 2006-02-06 | 2008-04-29 | Azul Systems, Inc. | Distributed cache coherence at scalable requestor filter pipes that accumulate invalidation acknowledgements from other requestor filter pipes using ordering messages from central snoop tag |
US7529876B2 (en) | 2006-02-07 | 2009-05-05 | International Business Machines Corporation | Tag allocation method |
US7836229B1 (en) | 2006-06-23 | 2010-11-16 | Intel Corporation | Synchronizing control and data paths traversed by a data transaction |
US7644293B2 (en) | 2006-06-29 | 2010-01-05 | Intel Corporation | Method and apparatus for dynamically controlling power management in a distributed system |
US20080028238A1 (en) * | 2006-07-30 | 2008-01-31 | Ibm Corporation | Selective power-on of hard disk drives within and across multiple drive enclosures and power supply domains |
US7805575B1 (en) | 2006-09-29 | 2010-09-28 | Tilera Corporation | Caching in multicore and multiprocessor architectures |
US8327158B2 (en) | 2006-11-01 | 2012-12-04 | Texas Instruments Incorporated | Hardware voting mechanism for arbitrating scaling of shared voltage domain, integrated circuits, processes and systems |
US20080136641A1 (en) | 2006-12-06 | 2008-06-12 | Algotronix, Ltd. | Thermal Active Tag for Electronic Designs and Intellectual Property Cores |
US7836144B2 (en) | 2006-12-29 | 2010-11-16 | Intel Corporation | System and method for a 3-hop cache coherency protocol |
US8212392B2 (en) * | 2007-02-12 | 2012-07-03 | Broadcom Corporation | Method and system for supplying power to multiple voltage islands using a single supply source (SSS) |
US7761696B1 (en) | 2007-03-30 | 2010-07-20 | Intel Corporation | Quiescing and de-quiescing point-to-point links |
US7844840B2 (en) | 2007-03-30 | 2010-11-30 | Intel Corporation | Arrangements for integrated circuit power management |
US7814243B2 (en) | 2007-06-01 | 2010-10-12 | Sonics, Inc. | Shared storage for multi-threaded ordered queues in an interconnect |
US7908493B2 (en) | 2007-06-06 | 2011-03-15 | International Business Machines Corporation | Unified management of power, performance, and thermals in computer systems |
US20080320233A1 (en) | 2007-06-22 | 2008-12-25 | Mips Technologies Inc. | Reduced Handling of Writeback Data |
US9292436B2 (en) | 2007-06-25 | 2016-03-22 | Sonics, Inc. | Various methods and apparatus to support transactions whose data address sequence within that transaction crosses an interleaved channel address boundary |
US8131941B2 (en) | 2007-09-21 | 2012-03-06 | Mips Technologies, Inc. | Support for multiple coherence domains |
US20090204834A1 (en) | 2008-02-11 | 2009-08-13 | Nvidia Corporation | System and method for using inputs as wake signals |
US7890700B2 (en) | 2008-03-19 | 2011-02-15 | International Business Machines Corporation | Method, system, and computer program product for cross-invalidation handling in a multi-level private cache |
US8073820B2 (en) | 2008-04-07 | 2011-12-06 | Sonics, Inc. | Method and system for a database to monitor and analyze performance of an electronic design |
JP5387918B2 (ja) | 2008-04-30 | 2014-01-15 | 日本電気株式会社 | ルータ、そのルータを有する情報処理装置及びパケットのルーティング方法 |
US8140830B2 (en) | 2008-05-22 | 2012-03-20 | International Business Machines Corporation | Structural power reduction in multithreaded processor |
US8122269B2 (en) | 2009-01-07 | 2012-02-21 | International Business Machines Corporation | Regulating power consumption in a multi-core processor by dynamically distributing power and processing requests by a managing core to a configuration of processing cores |
US7997062B2 (en) | 2009-01-29 | 2011-08-16 | Pratt & Whitney Canada Corp. | Dual channel regulated fuel-oil heat exchanger |
US8190804B1 (en) | 2009-03-12 | 2012-05-29 | Sonics, Inc. | Various methods and apparatus for a memory scheduler with an arbiter |
US20100268917A1 (en) * | 2009-04-17 | 2010-10-21 | Lsi Corporation | Systems and Methods for Ramped Power State Control in a Semiconductor Device |
US20100269074A1 (en) * | 2009-04-17 | 2010-10-21 | Lsi Corporation | Predictive Power Management Semiconductor Design Tool and Methods for Using Such |
IT1394342B1 (it) | 2009-06-15 | 2012-06-06 | St Microelectronics Srl | "risparmio energetico in sistemi on-chip" |
GB2472051B (en) * | 2009-07-22 | 2012-10-10 | Wolfson Microelectronics Plc | Power management apparatus and methods |
US8799586B2 (en) | 2009-09-30 | 2014-08-05 | Intel Corporation | Memory mirroring and migration at home agent |
US9619390B2 (en) | 2009-12-30 | 2017-04-11 | International Business Machines Corporation | Proactive prefetch throttling |
US20110283130A1 (en) | 2010-05-17 | 2011-11-17 | Global Unichip Corporation | Power control manager |
EP2390792B1 (en) | 2010-05-27 | 2014-04-16 | STMicroelectronics (Grenoble 2) SAS | Communication system and method |
US8365132B2 (en) | 2010-06-24 | 2013-01-29 | Chih-Neng Hsu | Hierarchial power map for low power design |
US8972995B2 (en) | 2010-08-06 | 2015-03-03 | Sonics, Inc. | Apparatus and methods to concurrently perform per-thread as well as per-tag memory access scheduling within a thread and across two or more threads |
US9405700B2 (en) | 2010-11-04 | 2016-08-02 | Sonics, Inc. | Methods and apparatus for virtualization in an integrated circuit |
US8711867B2 (en) | 2011-08-26 | 2014-04-29 | Sonics, Inc. | Credit flow control scheme in a router with flexible link widths utilizing minimal storage |
US9280468B2 (en) | 2011-10-26 | 2016-03-08 | Qualcomm Technologies, Inc. | Three channel cache-coherency socket protocol |
US20130111149A1 (en) | 2011-10-26 | 2013-05-02 | Arteris SAS | Integrated circuits with cache-coherency |
US8542054B2 (en) | 2011-10-31 | 2013-09-24 | Apple Inc. | Power switch acceleration scheme for fast wakeup |
WO2013147801A1 (en) * | 2012-03-29 | 2013-10-03 | Intel Corporation | Dynamic power limit sharing in a platform |
JP5936415B2 (ja) * | 2012-03-29 | 2016-06-22 | キヤノン株式会社 | 半導体集積回路、情報処理装置および制御方法 |
US9323304B2 (en) * | 2013-12-18 | 2016-04-26 | NXGN Data, Inc. | Dynamic self-correcting power management for solid state drive |
US9367054B2 (en) * | 2014-01-16 | 2016-06-14 | Qualcomm Incorporated | Sizing power-gated sections by constraining voltage droop |
US9477243B2 (en) * | 2014-12-22 | 2016-10-25 | Intel Corporation | System maximum current protection |
US9417648B1 (en) * | 2015-06-08 | 2016-08-16 | Texas Instruments Incorporated | Power switch with source-bias mode for on-chip powerdomain supply drooping |
-
2016
- 2016-06-09 US US15/177,564 patent/US10152112B2/en active Active
- 2016-06-10 CN CN201680030898.4A patent/CN107850927B/zh active Active
- 2016-06-10 EP EP16808382.2A patent/EP3308244A4/en active Pending
- 2016-06-10 WO PCT/US2016/036906 patent/WO2016201239A1/en active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103080870A (zh) * | 2010-08-20 | 2013-05-01 | 高通股份有限公司 | 移动设备的电池功率管理 |
CN103049065A (zh) * | 2011-10-14 | 2013-04-17 | 苹果公司 | 用于处理核的电源供应门控布置 |
WO2015044717A1 (en) * | 2013-09-27 | 2015-04-02 | Freescale Semiconductor, Inc. | Electronic device and apparatus and method for power management of an electronic device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109375543A (zh) * | 2018-10-31 | 2019-02-22 | 珠海全志科技股份有限公司 | Dvs电压管理装置、系统及方法、存储介质、计算机设备 |
CN109375543B (zh) * | 2018-10-31 | 2020-08-11 | 珠海全志科技股份有限公司 | Dvs电压管理装置、系统及方法、存储介质、计算机设备 |
Also Published As
Publication number | Publication date |
---|---|
CN107850927B (zh) | 2021-06-01 |
EP3308244A4 (en) | 2019-04-24 |
WO2016201239A1 (en) | 2016-12-15 |
US20160363985A1 (en) | 2016-12-15 |
US10152112B2 (en) | 2018-12-11 |
EP3308244A1 (en) | 2018-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107850927A (zh) | 具有功率开关仲裁器的功率管理器 | |
US8868941B2 (en) | Apparatus and methods for an interconnect power manager | |
Flich et al. | Designing network on-chip architectures in the nanoscale era | |
Atienza et al. | Network-on-chip design and synthesis outlook | |
CN104885212B (zh) | 利用分区多跳网络的裸片堆叠装置 | |
Sewell et al. | Swizzle-switch networks for many-core systems | |
US10303628B2 (en) | Reordering responses in a high performance on-chip network | |
Siguenza-Tortosa et al. | Proteo: a new approach to network-on-chip | |
JP2011054184A (ja) | トランザクション順序付けを維持しながら複数のターゲットへの未処理要求をサポートする種々の方法および装置 | |
Khan et al. | Comparative analysis of network‐on‐chip simulation tools | |
CN106250577A (zh) | 用于执行有关位于与不同的时钟域关联的电路之间的同步区域的寄存器重定时操作的方法 | |
Coteus et al. | Packaging the blue gene/L supercomputer | |
Katopis et al. | MCM technology and design for the S/390 G5 system | |
Gilabert et al. | Designing regular network-on-chip topologies under technology, architecture and software constraints | |
US9177090B1 (en) | In-hierarchy circuit analysis and modification for circuit instances | |
Ezz-Eldin et al. | Analysis and design of networks-on-chip under high process variation | |
CN107302447B (zh) | 一种基于复杂系统的多层数据分析方法 | |
JPH1167923A (ja) | 半導体集積回路とその配線配置方法、および該方法を記録した記録媒体 | |
Zhou et al. | A design methodology for three-dimensional hybrid NoC-Bus architecture | |
Heo et al. | Reusable delay path synthesis for lightening asynchronous pipeline controller | |
Dargar et al. | Analysis of Block Level PnR Flow to Increase the Cell Density in Less Congested Regions | |
Sheynin et al. | Complexity and low power issues for on-chip interconnections in MPSoC system level design | |
Yu et al. | Skew spreading for peak current reduction | |
Lafi et al. | An asynchronous hierarchical router for networks‐on‐chip‐based three‐dimensional multi‐processor system‐on‐chip | |
JP2008186229A (ja) | 半導体集積回路の設計装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20200820 Address after: California, USA Applicant after: Facebook Technologies, LLC Address before: California, USA Applicant before: Supersonic |
|
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder | ||
CP01 | Change in the name or title of a patent holder |
Address after: California, USA Patentee after: Yuan Platform Technology Co.,Ltd. Address before: California, USA Patentee before: Facebook Technologies, LLC |