CN101907901A

CN101907901A - 带隙电路

Info

Publication number: CN101907901A
Application number: CN2009101457456A
Authority: CN
Inventors: 汪岭
Original assignee: Aicestar Technology Suzhou Corp
Current assignee: Zhiyuan Microelectronics (suzhou) Co Ltd
Priority date: 2009-06-05
Filing date: 2009-06-05
Publication date: 2010-12-08
Anticipated expiration: 2029-06-05
Also published as: CN101907901B

Abstract

本发明公开了一种带隙电路，包括电流源、电压提升电路、电压输入电路、电压均衡电路、以及电压输出电路。电流源提供相等的第一电流、第二电流、以及第三电流。电压提升电路以单一电流路径提供一提升电压。电压输入电路连接于电压提升电路与电流源，接收第一电流与第二电流，并且以上述提升电压为基础，分别提供第一输入电压与第二输入电压。电压均衡电路连接于电压输入电路，接收第一输入电压与第二输入电压，并使第一输入电压等于第二输入电压。电压输出电路连接于电流源，根据第三电流提供带隙基准电压。

Description

带隙电路

技术领域

本发明涉及带隙电路(bandgap circuit)，尤其涉及电流模式(current mode)和电压模式(voltage mode)的带隙电路。

背景技术

带隙电路是用来产生稳定而且不受温度影响的基准电压。图1是现有技术的一种电流模式带隙电路的电路图。其中金属氧化半导体场效晶体管(Metal Oxide Semiconductor Field Effect Transistor，简称MOS晶体管)M1、M2和M3组成一个电流镜(current mirror)，使电流I1、I2和I3彼此相等。运算放大器OPA的两输入端分别接收输入电压V_IN和V_IP，运算放大器的虚拟短路(virtual short circuit)效应使得V_IN等于V_IP。电阻R1和R3有相同的电阻值，而且V_IN等于V_IP，因此流经R1和R3的电流相同，进而使得流经双极晶体管(BipolarJunction Transistor，简称BJT)Q1和Q2的电流相同。如图1所示，Q2的大小是Q1的X倍。在此情况下，Q1和Q2的射极(emitter)电压差距为V_TLnX。其中V_T为热电压(thermal voltage)，V_T＝kT/q，k为波兹曼常数(Boltzmann′s constant)，T为目前的绝对温度(absolutetemperature)，q为电子的电荷量1.6x10^-19库伦(coulomb)。Ln表示自然对数(natural logarithm)。也就是说，电阻R2两端的电压为V_TLnX。

综合以上条件，可以得出电流I2的大小为(V_TLnX)/R2+V_EB1/R3，其中V_EB1是Q1的射极和基极(base)之间的电压。由于I2等于I3，可以得出图1电路提供的带隙基准电压VBG等于[(V_TLnX)/R2+V_EB1/R3]*R4。热电压V_T是正温度系数，而V_EB1是负温度系数。只要适当设计X、R2和R3的数值，可以让上述的正温度系数和负温度系数互相抵消，使电流I1、I2和I3不受温度变化影响，进而使带隙基准电压VBG不受温度变化影响。

运算放大器OPA可以采用如图2所示的NMOS晶体管输入架构，也可以采用如图3所示的PMOS晶体管输入架构。对于图2的NMOS架构而言，输入电压V_IN和V_IP必须够大，运算放大器OPA才能正常工作。也就是说，必须满足下列条件。

V_EB1＞V_THN+V_DS15

其中V_THN是NMOS晶体管M11的阈值电压(threshold voltage)，V_DS15是NMOS晶体管M15工作在饱和区(saturation region)时，漏极(drain)和源极(source)之间的电压。问题在于，当阈值电压V_THN过高时，可能在系统工作的温度范围中，阈值电压V_THN始终大于输入电压V_EB1，使得运算放大器OPA不能工作。

另一方面，对于图3的PMOS架构而言，电源电压VCC必须够高，运算放大器OPA才能正常工作。也就是说，必须满足下列条件。

VCC＞＝V_EB1+|V_THP|+V_DS15

其中V_THP是PMOS晶体管M11的阈值电压。目前的半导体电路，因为制程越来越精细，电源电压VCC随之下降。当阈值电压|V_THP|过高时，可能在系统工作的温度范围中，V_EB1+|V_THP|始终大于电源电压VCC，使得运算放大器OPA不能工作。

图4是现有技术的另一种电流模式带隙电路的电路图。为了解决上述的运算放大器工作问题，图4的带隙电路增加了电阻R5和R6以提高运算放大器OPA的输入电压V_IN和V_IP。R5和R6的电阻值相同，配合NMOS输入架构的运算放大器OPA，只要将输入电压V_IN和V_IP提升到大于V_THN+V_DS15的程度，运算放大器OPA就能正常工作。不过由于制程的变数不能完全控制，电流镜的PMOS晶体管M1和M2可能不会完全匹配，造成电流I1和I2稍有差距，电阻R5和R6也可能不会完全匹配。以上的匹配问题会造成OPA的两个输入电压V_IN和V_IP的差距，对带隙基准电压VBG产生不利影响。

发明内容

本发明提供一种带隙电路，可以在高阈值电压和低电源电压的环境下正常工作，提供稳定的不受温度变化影响的带隙基准电压，而且可以减少制程的不匹配所造成的不利影响。

本发明提出一种带隙电路，包括电流源、电压提升电路、电压输入电路、电压均衡电路、以及电压输出电路。电流源，提供第一电流、第二电流、以及第三电流。电压提升电路以单一电流路径提供一提升电压。电压输入电路连接于电压提升电路与电流源，接收第一电流与第二电流，并且以上述提升电压为基础，分别提供第一输入电压与第二输入电压。电压均衡电路连接于电压输入电路，接收第一输入电压与第二输入电压，并使第一输入电压等于第二输入电压。电压输出电路连接于电流源，根据第三电流提供带隙基准电压。

电压提升电路可包括一电阻，此电阻连接于电压输入电路与接地端之间。此电阻构成上述电流路径，并提供上述的提升电压。

在本发明的一实施例中，电压输入电路使第二电流具有零温度系数，也就是不受温度变化影响。在本发明的另一实施例中，电压输入电路使第二电流具有正温度系数。

在第二电流具有正温度系数的实施例中，电压输入电路包括两个双极晶体管和一个电阻。第一双极晶体管的射极连接于电流源，并接收第一电流；其基极连接于电压提升电路的单一电流路径。电阻连接于电流源，接收第二电流。第二双极晶体管的射极连接于电阻，其基极连接于电压提升电路的单一电流路径。第一双极晶体管与电流源的连接点提供第一输入电压，电阻与电流源的连接点提供第二输入电压。两个双极晶体管的集极(collector)可以均连接于电压提升电路的单一电流路径，也可以均连接于接地端。

电压输出电路可包括一电阻和电压补偿电路。电阻连接于电流源并且接收第三电流。电阻与电流源的连接点提供带隙基准电压。电压补偿电路连接于电阻与接地端之间，提供具有负温度系数的补偿电压，使带隙基准电压具有零温度系数。电压补偿电路可包括一双极晶体管，其射极连接于上述电阻，其基极与集极均连接于接地端。

上述的带隙电路使用单一电流路径提升第一输入电压和第二输入电压，可以在高阈值电压和低电源电压的环境下正常工作，提供稳定的不受温度变化影响的带隙基准电压。因为使用单一电流路径，不会有现有技术的两电阻不一致的问题，可以减少制程的不匹配所造成的不利影响。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为现有技术的一种电流模式带隙电路的电路图；

图2和图3为现有技术的两种运算放大器的电路图；

图4为现有技术的另一种电流模式带隙电路的电路图；

图5为本发明一实施例的一种带隙电路的示意图；

图6、图7和图8为本发明一实施例的三种带隙电路的电路图。

主要元件符号说明：

510：电流源 520：电压均衡电路

530：电压输入电路 540：电压提升电路

550：电压输出电路 560：电压补偿电路

GND：接地端 I1、I2、I3：电流

NBIAS、PBIAS：电压电位 OPA：运算放大器

Q1、Q2、Q3：双极晶体管 VCC：电源电压

R1、R2、R3、R4、R5、R6、Rs：VBG：带隙基准电压电阻

V_G：提升电压 V_FB、V_IN、V_IP：电压电位

M1、M2、M3、M11、M12、M13、M14、M15：金属氧化半导体场效晶体管

具体实施方式

图5为本发明一实施例的一种带隙电路的示意图。图5的带隙电路包括电流源510、电压均衡电路520、电压输入电路530、电压提升电路540、以及电压输出电路550。电流源510提供三个电流I1、I2和I3，并使这三个电流的电流大小维持固定的相互比例；譬如说，电流I1、I2及I3可以是彼此相等的，也就是使电流I1∶I2∶I3＝1∶1∶1。电压提升电路540以单一电流路径提供提升电压V_G。电压输入电路530连接于电压提升电路540、电压均衡电路520与电流源510。电压输入电路530接收电流I1和I2，并且以提升电压V_G为基础，分别提供输入电压V_IN和V_IP。电压均衡电路520连接于电流源510和电压输入电路530，接收输入电压V_IN和V_IP，并控制电流源510，以使V_IN实质上趋近(或等于)V_IP。电压输出电路550连接于电流源510，根据电流I3提供不受温度变化影响的带隙基准电压VBG。

图6、图7和图8为本发明一实施例的三种带隙电路的电路图。其中图6和图7是电流模式带隙电路，图8是电压模式带隙电路。在图6的电路中，电流源510包括一个由PMOS晶体管M1、M2和M3组成的电流镜。此电流镜连接于电压输入电路530与电压输出电路550，接收电源电压VCC，并且提供相等的电流I1、I2和I3。电压均衡电路520包括运算放大器OPA。运算放大器OPA的两个输入端连接于电压输入电路530，分别接收输入电压V_IN和V_IP。运算放大器OPA的输出端连接于组成电流镜的PMOS晶体管M1、M2和M3。电压提升电路540包括电阻Rs。电阻Rs连接于电压输入电路530与接地端GND之间，电阻Rs构成上述的单一电流路径，并提供提升电压V_G。

除了提供输入电压V_IN和V_IP以外，图6的电压输入电路530的另一个作用是使电流I2具有零温度系数，也就是不受温度变化影响。电流源510的电流镜会使电流I1、I2和I3都不受温度变化影响，进而使带隙基准电压VBG也不受温度变化影响。

图6的电压输入电路530包括电阻R1、R2、R3、以及双极晶体管Q1和Q2。电阻R1的一端连接于PMOS晶体管M1和运算放大器OPA，接收电流I1，另一端连接于电阻Rs。双极晶体管Q1的射极连接于PMOS晶体管M1、运算放大器OPA和电阻R1，接收电流I1，其基极连接于电阻Rs，其集极连接于接地端GND。电阻R2连接于PMOS电晶体M2和运算放大器OPA，接收电流I2。双极晶体管Q2的射极连接于电阻R2，其基极连接于电阻Rs，其集极连接于接地端GND。电阻R3的一端连接于PMOS晶体管M2、运算放大器OPA和电阻R2，接收电流I2，另一端连接于电阻Rs。电阻R1和R3具有相同的电阻值。电阻R1与双极晶体管Q1的射极的连接点提供输入电压V_IN，电阻R2与R3的连接点提供输入电压V_IP。

图6的电压输出电路550包括电阻R4，电阻R4连接于PMOS晶体管M3与接地端GND之间，并且接收电流I3。电阻R4与PMOS晶体管M3的连接点提供带隙基准电压VBG。由于电流I3具有零温度系数，带隙基准电压VBG同样具有零温度系数。

图6的带隙电路和图1的传统带隙电路的主要差别是增加了电阻Rs。电阻Rs提供电压V_G，进而提升了以V_G为基础的输入电压V_IN和V_IP。图6的运算放大器OPA采用如图2所示的NMOS晶体管输入架构。只要适当设计Rs的电阻值，就可以使输入电压V_IN和V_IP高于V_THN+V_DS15，使运算放大器OPA在高阈值电压和低电源电压之下正常工作。由于图6的带隙电路只用一个电阻Rs来提升输入电压V_IN和V_IP，不会像图4的带隙电路一样有两个电阻R5和R6不匹配的问题，可以有效降低制程差异对于带隙基准电压VBG的不利影响。

图7为图5的带隙电路的另一种设计方式，图7和图6的差别在于双极晶体管Q1和Q2的集极均连接于电阻Rs，而不是连接于接地端GND。这个改变不会影响图7的带隙电路的工作表现。

图8为图5的带隙电路的又一种设计方式，图8的电压输入电路530省略了电阻R1和R3，因此电流源510输出的电流I1、I2和I3都会具有正温度系数。为了抵消电流I3的正温度系数，图8的电压输出电路550包括电阻R4和电压补偿电路560。电阻R4连接于PMOS晶体管M3，并接收电流I3。电阻R4与PMOS晶体管M3的连接点提供带隙基准电压VBG。电压补偿电路560连接于电阻R4与接地端GND之间，提供具有负温度系数的补偿电压。补偿电压的负温度系数和电流I3的正温度系数互相抵消，使带隙基准电压VBG具有零温度系数，不受温度变化影响。电压补偿电路560包括双极晶体管Q3，其射极连接于电阻R4，其基极与集极均连接于接地端GND。上述的补偿电压就是Q3的射极和基极之间的电压。

综上所述，本发明使用单一电阻构成的单一电流路径提升NMOS输入架构的运算放大器的两个输入电压，使带隙电路可以在高阈值电压和低电源电压的环境下正常工作，提供稳定的不受温度变化影响的带隙基准电压。因为使用单一电阻来提升运算放大器的输入电压，本发明不会有现有技术的两电阻不一致的问题，可以减少制程的不匹配所造成的不利影响。

最后应说明的是：以上实施例仅用以说明本发明的技术方案而非对其进行限制，尽管参照较佳实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对本发明的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本发明技术方案的精神和范围。

Claims

1.一种带隙电路，其特征在于，包括：

一电流源，提供一第一电流、一第二电流、以及一第三电流；

一电压提升电路，以单一电流路径提供一提升电压；

一电压输入电路，连接于所述电压提升电路与所述电流源，接收所述第一电流与所述第二电流，并且以所述提升电压为基础，分别提供一第一输入电压与一第二输入电压；

一电压均衡电路，连接于所述电压输入电路，接收所述第一输入电压与所述第二输入电压，并使所述第一输入电压等于所述第二输入电压；以及

一电压输出电路，连接于所述电流源，根据所述第三电流提供一带隙基准电压。

2.根据权利要求1所述的带隙电路，其特征在于，所述电流源包括一电流镜，所述电流镜连接于所述电压输入电路与所述电压输出电路，接收一电源电压，提供所述第一电流、所述第二电流、以及所述第三电流。

3.根据权利要求1所述的带隙电路，其特征在于，所述电压提升电路包括一电阻，所述电阻连接于所述电压输入电路与一接地端之间，所述电阻构成所述电流路径并提供所述提升电压。

4.根据权利要求1所述的带隙电路，其特征在于，所述电压均衡电路包括一运算放大器，所述运算放大器的两输入端连接于所述电压输入电路，分别接收所述第一输入电压与所述第二输入电压，所述运算放大器的输出端连接于所述电流源。

5.根据权利要求4所述的带隙电路，其特征在于，所述运算放大器采用NMOS晶体管输入架构。

6.根据权利要求1所述的带隙电路，其特征在于，所述电压输入电路使所述第二电流具有零温度系数。

7.根据权利要求6所述的带隙电路，其特征在于，所述电压输入电路包括：

一第一电阻，连接于所述电流源与所述电压提升电路的所述电流路径之间，接收所述第一电流；

一第一双极晶体管，其射极连接于所述第一电阻与所述电流源并接收所述第一电流，其基极连接于所述电压提升电路的所述电流路径；

一第二电阻，连接于所述电流源，接收所述第二电流；

一第二双极晶体管，其射极连接于所述第二电阻，其基极连接于所述电压提升电路的所述电流路径；以及

一第三电阻，其第一端连接于所述第二电阻与所述电流源并接收所述第二电流，其第二端连接于所述电压提升电路的所述电流路径；

其中所述第一电阻与所述第一双极晶体管的射极的连接点提供所述第一输入电压，所述第二电阻与所述第三电阻的连接点提供所述第二输入电压。

8.根据权利要求7所述的带隙电路，其特征在于，所述第一电阻和所述第三电阻具有相同的电阻值。

9.根据权利要求7所述的带隙电路，其特征在于，所述第一双极晶体管与所述第二双极晶体管的集极均连接于所述电压提升电路的所述电流路径。

10.根据权利要求7所述的带隙电路，其特征在于，所述第一双极晶体管与所述第二双极晶体管的集极均连接于一接地端。

11.根据权利要求6所述的带隙电路，其特征在于，所述电压输出电路包括一电阻，所述电阻连接于所述电流源与一接地端之间，并且接收所述第三电流，所述电阻与所述电流源的连接点提供所述带隙基准电压，所述带隙基准电压具有零温度系数。

12.根据权利要求1所述的带隙电路，其特征在于，所述电压输入电路使所述第二电流具有正温度系数。

13.根据权利要求12所述的带隙电路，其特征在于，所述电压输入电路包括：

一第一双极晶体管，其射极连接于所述电流源并接收所述第一电流，其基极连接于所述电压提升电路的所述电流路径；

一电阻，连接于所述电流源，接收所述第二电流；以及

一第二双极晶体管，其射极连接于所述电阻，其基极连接于所述电压提升电路的所述电流路径；

其中所述第一双极晶体管与所述电流源的连接点提供所述第一输入电压，所述电阻与所述电流源的连接点提供所述第二输入电压。

14.根据权利要求12所述的带隙电路，其特征在于，所述电压输出电路包括：

一电阻，连接于所述电流源并且接收所述第三电流，所述电阻与所述电流源的连接点提供所述带隙基准电压；以及

一电压补偿电路，连接于所述电阻与一接地端之间，提供具有负温度系数的一补偿电压，使所述带隙基准电压具有零温度系数。

15.根据权利要求14所述的带隙电路，其特征在于，所述电压补偿电路包括一双极晶体管，其射极连接于所述电阻，其基极与集极均连接于所述接地端。