CN101905854A

CN101905854A - 电子元件及其制法、电子系统

Info

Publication number: CN101905854A
Application number: CN 201010198802
Authority: CN
Inventors: 洪彬原; 黄松辉; 蔡闻庭; 陈殿豪; 谢暻椲
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2009-06-04
Filing date: 2010-06-04
Publication date: 2010-12-08
Anticipated expiration: 2030-06-04
Also published as: CN101905854B

Abstract

本发明公开了一种电子元件及其制法、电子系统，该电子元件的制法包括为了保护金属层间介电层(IMD)，特别是低介电常数(low-k)介电层，于底下硅基材中蚀刻一沟槽(trench)之前，于金属层间介电层(IMD)中形成一保护薄膜于一开口(opening)的侧壁。蚀刻沟槽之后，例如借由使用四甲基氢氧化铵(TMAH)的湿式蚀刻工艺，移除至少一部分的保护薄膜。于一各向异性(anisotropic)蚀刻工艺中移除保护薄膜，留下一部分的保护薄膜作为金属层间介电层(IMD)中的开口侧壁的侧壁间隙壁(sidewall spacer)。本发明可以消除或降低对介电层的伤害与避免介电层的脱层。

Description

电子元件及其制法、电子系统

技术领域

本发明涉及一种微机电(microelectromechanical systems，MEMS)结构与其制法，尤其涉及一种于半导体基材中形成深沟槽的结构与其制法。

背景技术

由于微机电(microelectromechanical systems，MEMS)技术应用于许多领域中，使得微机电元件日益普及。在许多应用中，使微机电(MEMS)结构的工艺与集成电路工艺两者相容是很重要的，特别是互补金属氧化物半导体(complimentary metal-oxide-semiconductor，CMOS)工艺。特别是在许多应用中，微机电元件会与互补金属氧化物半导体(CMOS)元件一起形成，或至少形成于基材上，以作为互补金属氧化物半导体(CMOS)元件。

随着互补金属氧化物半导体(CMOS)技术的发展，例如朝向低介电常数或超低介电常数(extreme low k，ELK)介电材料，因此，需要发展新的工艺，使互补金属氧化物半导体(CMOS)工艺步骤与微机电(MEMS)工艺的相容性(compatibility)达到最佳化。

发明内容

为了解决现有技术的问题，本发明提供一种电子元件的制法，包括：形成一电子零件(electronic component)于一基材上；形成一内连线层(interconnection layer)于该电子零件上，其中该内连线层至少包括一介电层；形成一开口于该内连线层中且暴露该基材的一部分；沿着该开口的侧壁与于该基材之上沉积一薄膜(film)；形成一开口于该薄膜中，以暴露该基材的一部分；形成一深沟槽(deep trench)于该基材中；以及移除至少一部分的该薄膜。

本发明也提供一种电子元件，包括：一基材；多个介电层形成于该基材之上，其中所述多个介电层之一具有一导电内连线层埋设于其中；一开口形成于所述多个介电层之中，从该介电层的顶部延伸穿过该基材；一深沟槽形成于该基材中，其中该深沟槽相对于该开口是开启的；以及一介电侧壁间隙壁形成于所述多个介电层中与位于该开口的一侧壁上。

本发明另提供一种电子系统，包括：一第一元件，包括：一基材；一内连线层，形成于该基材之上且包括至少一低介电常数(low-k)介电层；一开口，形成于该内连线层中，其中该开口开启至形成于该基材中的一沟槽；以及一介电层，沿着该开口的侧壁而形成；一第二元件，包括：一第二基材；一第二内连线层，形成于该基材之上且包括至少一第二低介电常数(low-k)介电层；一第二开口，形成于该第二内连线层中，其中该第二开口开启至形成于该第二基材中的一第二沟槽；以及一第二介电层，沿着该第二开口的侧壁而形成；其中该第一元件对准于该第二元件，使得该第一开口对准于该第二开口，该第一沟槽对准于该第二沟槽；以及一间距(spacer)从该第一沟槽中延伸至该第二沟槽中。

本发明可以消除或降低对介电层的伤害与避免介电层的脱层。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1为一剖面图，用以说明本发明的一电子元件。

图2a～图2g为一系列剖面图，用以说明本发明一优选实施例的流程。

图3为一俯视图，用以说明使用本发明电子元件的电子系统。

其中，附图标记说明如下：

1～元件

2～基材

4～电子零件

6～内连线层

8～开口

8a～第一开口

8b～对应的开口

10～开口

12～深沟槽

14～光致抗蚀剂层

16～侧壁保护薄膜

16a～氧化物

16b～氮化物

18～第二光致抗蚀剂层

20～侧壁间隙壁

22a、22b～信号垫

24～气隙(air gap)

26～间隙球(spacer ball)

具体实施方式

图1显示一示范元件1，其中电子元件(例如互补金属氧化物半导体(CMOS)元件)与微机电(MEMS)元件形成于一般的基材上。元件1显示制作过程的中间阶段。示范元件1包括基材2与形成于基材2之上的各种电子零件4(例如PMOS晶体管、NMOS晶体管、电容、电阻或类似的元件)。各种电子元件之间借由多层的内连线层6彼此连接且连接到元件1的外部的其他元件。于一实施例中，内连线层6为形成于一或多层介电层中之一或多层导电层。例如，每一个导电层可以是铜导体(copper conductor)埋设于金属层间介电层(inter-metal dielectric，IMD)中，其可利用已知的镶嵌工艺(damasceneprocesses)形成。如同一般所知，最上层的导电层可包括接合垫(bond pad)(用于连接外部元件)与形成于其上的保护层(passivation)。为简化说明，于图1中，导电层、金属层间介电层(IMD)、接合垫层、保护层统称为内连线层6。

开口8也显示于图1中。开口8包括形成于内连线层6中的开口10与形成于基材2中的深沟槽12。开口8可应用作为微机电(MEMS)元件的一部分，可应用于机械对准与连接两种单独元件1，或用于其他应用。不管是哪一种应用，通常需要控制深沟槽12的侧壁角度Φ。从工艺效率的角度来看，一般会希望能快速地形成深沟槽12。

于一示范的工艺中，基材2为硅基材，且深沟槽12借由使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)蚀刻剂的湿式蚀刻工艺制得。一般而言，于标准蚀刻工艺参数的条件下，四甲基氢氧化铵(TMAH)以大约(roughly)0.8微米/分钟(μ/min)的速度蚀穿基材2。此处须注意的是，当各种低介电常数(low-k)介电材料作为内连线层6时，因为这些低介电常数(low-k)介电层的存在可能会明显地降低对硅基材2的蚀刻速率，其中低介电常数(low-k)介电材料例如掺杂碳的氧化硅(carbon doped silicon oxide)(通常称为黑钻石，购自于Applied Materials，Santa Clara，California)、掺杂氟的硅玻璃(fluorine doped silicon glass，FSG)、多孔隙低介电常数薄膜(porous low-kfilm)或类似的材料。在此领域中，低介电常数(low-k)一般指材料的介电常数值低于氧化硅的介电常数值，也即低于3.9。于一些实施例中，于一般公知的介电材料(例如FSG)中的蚀刻速率为约0.8微米/分钟(μ/min)，然而，于低介电常数材料中的蚀刻速率会降为约0.022微米/分钟(μ/min)。因为深沟槽12的深度为约1-1000微米(μ)，蚀刻速率的降低会明显地增加工艺时间且因此增加元件1的制作成本。

另外的不利影响结果在于开口8的工艺，需利用标准光刻工艺(photolithography processes)(包括沉积、图案化、与后续移除形成于元件1上的一或多层光致抗蚀剂层(图中未显示))于内连线层6中形成开口10。虽然尽可能从元件1中移除所有的光致抗蚀剂，因为深沟槽12具有相当的深度与相对窄的洞口(mouth)，残余的光致抗蚀剂材料可能残留于深沟槽12的底部。因此对后续工艺步骤造成不利的影响，且可能实质上影响元件1的性能。

图2a显示于工艺初期的元件1(相对于图1)。如图2a所示，利用已知的工艺(例如已知的CMOS工艺技术)形成电子零件4于基材2之中与之上。内连线层6形成于电子零件4之上，例如借由已知的双镶嵌(dual-damascene)或单镶嵌(single damascene)工艺，其中导线与接触插塞(vias)形成于各自的低介电常数(low-k)介电层中。利用公知技术形成接合层(bond layer)与保护层并将其图案化。于图2a的工艺阶段中，已有效率地完成元件1的CMOS零件。

图2b显示形成开口8的后续步骤。如图中所示，于元件1之上，形成光致抗蚀剂层14并将其图案化。使用图案化光致抗蚀剂层14作为光掩模(mask)，于内连线层6中(也即，穿过内连线层6中)形成开口10。于一示范的实施例中，于一合适的蚀刻腔体内，借由一干式蚀刻工艺(例如暴露于四氟甲烷(CF₄)、三氟甲烷(CHF₃)或类似的气体中)形成开口10。

当开口10形成之后，移除光致抗蚀剂层14，例如借由公知的灰化技术(ashing technirue)，也称为氧化物等离子体移除(oxide plasma removal)。须注意的是，由于在形成深沟槽12之前就移除光致抗蚀剂层14，因此残余的光致抗蚀剂材料残留于深沟槽12底部的风险就降低了。

如图2c所示，此处实施例为超低介电常数介电层(ELK)，为了保护金属层间介电层(IMD)，所以形成侧壁保护薄膜16。于另一实施例中，侧壁保护薄膜为一复合薄膜，由氧化层16a与氮化层16b所组成。可适用公知的化学气相沉积法(chemical vapor deposition，CVD)形成氧化层16a，且沉积的厚度为约1-20微米(μm)。本领域普通技术人员也可使用其他沉积技术形成氧化层16a，例如四乙氧基硅烷(TEOS)、高压化学气相沉积法(high pressure CVD，HPCVD)或类似的方法。于各种实施例中，氧化层16a作为介于内连线层6与氮化层16a之间的缓冲层(buffer layer)，以降低或消除介电层与氮化层16b的界面所引起的应力(stress)。如此一来，可以消除或降低对介电层的伤害，与避免介电层的脱层(delamination)。

也可使用公知的化学气相沉积法(CVD)、等离子体增强化学气相沉积法(plasma enhanced CVD，PECVD)、低压化学气相沉积法(low pressure CVD，LPCVD)或其他已知的沉积技术形成氮化层16b。氮化层16b的沉积厚度为约1-20微米(μm)。氮化层16b于示范的实施例中为氮化硅，且相对于基材2，可提供高蚀刻选择性的优点，将会更详细讨论。于其他实施例中，氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、二氧化硅(SiO₂)或其他材料或上述的组合，均可作为氮化层16b。或者是相对于基材2可提供足够蚀刻选择性的其他材料。

请参见图2d，第二光致抗蚀剂层18接着形成于元件1之上。借由公知的光刻工艺，图案化光致抗蚀剂层18以于开口10的底部暴露出侧壁保护薄膜16。暴露与蚀刻基材2是为了形成深沟槽12，因此要移除一部分的侧壁保护薄膜16，请参见后续更详细的叙述。可使用公知的干式蚀刻工艺，例如保护层干式蚀刻，当氮化层首先被移除时(例如，使用第一蚀刻配方与工艺)，与接着底下的氧化层被移除(例如，使用调整到氧化层的第二蚀刻配方与工艺)。图2e显示光致抗蚀剂层18被移除后的元件1，例如借由氧化等离子体(oxide plasma)或灰化(ashing)工艺。于此阶段，侧壁保护薄膜16残留于被先前的光致抗蚀剂层18所覆盖的区域，如开口10的侧壁，与开口10底部的一部分基材2上。于此实施例中，侧壁保护薄膜16也作为硬掩模层(hardmask)，用以定义(后续将形成的)深沟槽12的尺寸。

请参见图2f，此图显示深沟槽12形成之后的元件1。于此示范的实施例中，借由使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)的湿式蚀刻形成深沟槽12。于一示范的实施例中，在温度30℃～100℃的条件下，元件1浸入含有浓度为约1％～35％的四甲基氢氧化铵(tetramethylammoniumhydroxide，TMAH)溶液中。本领域普通技术人员应能了解，湿式四甲基氢氧化铵(TMAH)蚀刻为一各向同性蚀刻(isotropic etch)，且因此深沟槽12的侧壁会具有一相对于基材2的主要表面的一角度Φ。可由调整四甲基氢氧化铵(TMAH)的浓度、溶液的温度、与蚀刻工艺的时间而控制角度Φ。角度Φ为约40°～65°，其有利于许多的应用。于各种实施例中，可借由调整上述的参数轻易地(readily)获得所需的角度。同样的，于一些实施例中，一特定尺寸(critical dimension，CD)，如图2f所示，可轻易地由上述的蚀刻工艺获得。须注意的是，侧壁保护薄膜16于蚀刻工艺中应有利于减少或消除内连线层6中的介电层的伤害，或避免介电层的脱层(delamination)。须注意的是，深沟槽12与开口10互通(in communication with)，表示彼此是开启的(open to eachother)。

请参见图2g，于形成深沟槽12之后，大体上移除侧壁保护薄膜16。于一些实施例中，可完全移除侧壁保护薄膜16。于示范的实施例中，使用各向异性(anisotropic)蚀刻仅移除水平表面的侧壁保护薄膜16(例如内连线层16之上与基材2的上表面)，然而，留下位于垂直表面上的薄膜(例如开口10的侧壁)。为了形成所谓的“侧壁间隙壁(sidewall spacer)”(例如通常形成于CMOS晶体管栅极之上)，使用本领域普通技术人员所熟知的各向异性(anisotropically)移除氧化物、氮化物或复合氧化/氮化薄膜。本领域普通技术人员应能了解，为了形成如图2g所示的侧壁间隙壁20，上述的教示用于蚀刻侧壁保护薄膜16。原封不动的(intact)留下侧壁间隙壁20具有下述两点优点。第一点，从开口10的侧壁移除侧壁保护薄膜时，会有伤害内连线层6的介电层的风险。之前提及侧壁保护薄膜16可包括底下的氧化层16a，当移除此氧化层时，会造成非故意地(inadvertently)回蚀刻或或是伤害内连线16的介电层的材料。因此，原封不动的(intact)留下侧壁保护薄膜16于侧壁上可降低上述的风险。第二点，于后续工艺的期间，借由留下侧壁间隙壁20可用以保护内连线层6的介电层，且事实上可提供介电层结构上的支撑(support)。

图3显示使用上述工艺制得的两种元件1a与1b的应用。借由元件1a之上的信号垫(signal pad)22a与元件1b上的对应信号垫22b，使元件1a、1b利用电容耦合(capacitive coupling)达到电性连接。为了使元件达到有效的电容耦合，于各种实施例中，于元件1a与1b之间保持一气隙(air gap)。如图中所示，间隙球(spacer ball)26是一种使元件之间维持适当的间距或气隙的方法。利用上述的技术于元件1a中形成第一开口8a，以及于元件1b中形成对应的开口8b。间隙球26形成于或沉积于第一开口8a中。当元件1a与元件1b两者互相对准后，间隙球26会配合(fit)开口8a与开口8b中，且延伸到各自的开口8a与8b之上或之下。借由精准地控制开口8a、8b的特定尺寸(criticaldimension，CD)与深度、与控制间隙球26的直径，可以维持元件1a与元件1b之间的气隙24。

虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims

1.一种电子元件的制法，包括：

形成一电子零件于一基材上；

形成一内连线层于该电子零件上，其中该内连线层至少包括一介电层；

形成一开口于该内连线层中且暴露该基材的一部分；

沿着该开口的侧壁与于该基材之上沉积一薄膜；

形成一开口于该薄膜中，以暴露该基材的一部分；

形成一深沟槽于该基材中；以及

移除至少一部分的该薄膜。

2.如权利要求1所述的电子元件的制法，其中移除至少一部分的该薄膜包括：留下于内连线层中沿着该开口的侧壁的薄膜。

3.如权利要求1所述的电子元件的制法，其中形成该深沟槽于该基材中包括：利用四甲基氢氧化铵对该基材进行湿式蚀刻，且控制该湿式蚀刻的参数，以形成相对于该基材的顶表面，具有侧壁角度为约40-65度的一深沟槽。

4.如权利要求1所述的电子元件的制法，其中移除至少一部分的该薄膜包括：

于该薄膜之上进行一各向异性蚀刻，以移除至少一部分的该薄膜，同时于该内连线层中留下沿着该开口的侧壁的侧壁间隙壁。

5.一种电子元件，包括：

一基材；

多个介电层，形成于该基材之上，其中所述多个介电层之一具有一导电内连线层埋设于其中；

一开口，形成于所述多个介电层之中，从该介电层的顶部延伸穿过该基材；

一深沟槽，形成于该基材中，其中该深沟槽相对于该开口是开启的；以及

一介电侧壁间隙壁，形成于所述多个介电层中与位于该开口的一侧壁上。

6.如权利要求5所述的电子元件，还包括：

一间隙球，位于该深沟槽中，且延伸到该深沟槽之上与之下。

7.如权利要求5所述的电子元件，相对于该基材的一主要顶表面，其中该深沟槽具有侧壁角度为约40-65度。

8.一种电子系统，包括：

一第一元件，包括：

一基材；

一内连线层，形成于该基材之上且包括至少一低介电常数介电层；

一开口，形成于该内连线层中，其中该开口开启至形成于该基材中的一沟槽；以及

一介电层，沿着该开口的侧壁而形成；

一第二元件，包括：

一第二基材；

一第二内连线层，形成于该基材之上且包括至少一第二低介电常数介电层；

一第二开口，形成于该第二内连线层中，其中该第二开口开启至形成于该第二基材中的一第二沟槽；以及

一第二介电层，沿着该第二开口的侧壁而形成；

其中该第一元件对准于该第二元件，使得该第一开口对准于该第二开口，该第一沟槽对准于该第二沟槽；以及

一间距，从该第一沟槽中延伸至该第二沟槽中。

9.如权利要求8所述的电子系统，其中该第一信号垫与对应的信号垫为电容耦合。

10.如权利要求8所述的电子系统，其中该第一开口与该第二开口各自具有直径为约10-1000微米。

11.如权利要求8所述的电子系统，其中该第一沟槽与该第二沟槽的侧壁各自具有一角度为约40-65度。