CN101894850B - 互补金属氧化物半导体固态成像装置 - Google Patents
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Abstract
本发明提供一种互补金属氧化物半导体(CMOS)固态成像装置。该CMOS固态成像装置能够获得更高的图像质量，同时减少尺寸和功耗、增加像素的数量和速度。根据本发明，在CMOS固态成像装置中，包括根据所接收光的量进行光电转换的光接收部分(11)、用于光接收部分(11)的光电转换部分读出所获得的电荷的传输栅极(12a)、以及设置在光接收部分(11)的外围中的外围晶体管，还包括其驱动方法，其中，施加至所述传输栅极的电压设定得高于施加至外围晶体管的电压。
Description
本申请是索尼株式会社于2004年2月18日申请的名称为“CMOS固态成像装置及其驱动方法”、申请号为200480004403.8的发明专利申请的分案申请。
技术领域
本发明涉及一种互补金属氧化物半导体(CMOS)固态成像装置，该CMOS固态成像装置通过将经像素部分中的光电转换获得的电荷从传输栅极(transfer gate)传输到电荷-电压转换装置来获得图像信号。
背景技术
CMOS固态成像装置比CCD(电荷转移装置)可以有更小的尺寸和功耗，因此在数码静态相机或蜂窝电话中用作成像装置。
为了进一步实现CMOS固态成像装置的尺寸和功耗的减小，必需通过依据比例定律减小每一像素的面积和减少形成像素的元件的大小来降低电源电压。于是像素区域可以减少，且敏感度成比例地降低。
顺便提及，日本专利No.2618939在相关技术中公开了一种致力于增加CCD的速度和图像质量的技术。利用尺寸减小、分辨率增加的CCD，该技术可以防止在进行高速读取时水平CCD寄存器之间的信号电荷的混杂(信号劣化)。
已经公开了防止CCD中信号劣化的该技术；但是，当在CMOS固态成像装置中可处理的电荷减少时，却没有让人满意的针对S/N劣化的对策。即，该CMOS固态成像装置具有这样的优点：像素部分和外围电路可以在同一过程中制造；但是，当像素区域依据比例定律减小时，电源电压也减小。这减小了在从像素部分读出电荷时所使用的传输栅极上所施加的电压，这产生了由于饱和电荷质量降低所导致的S/N劣化。
发明内容
本发明被设计来解决前述问题。更具体而言，本发明提供了一种CMOS固态成像装置及其驱动方法，该装置包括根据所接收光的量进行光电转换的像素部分、用于通过像素部分中的光电转换部分读出所获得的电荷的传输栅极、以及设置在像素部分的外围中的外围晶体管，其中，施加至传输栅极的电压设定得比施加至外围晶体管的电压要大。
本发明还提供了一种CMOS固态成像装置，包括在其中存在成像区域的同一芯片上设置的所述成像区域和电路区域，其中：成像区域包括多个像素；多个像素的每个都具有根据所接收的光产生电荷的光接收部分，以及从光接收部分读出电荷的传输栅极；以及施加至传输栅极的电压高于施加至外围电路区域中所包括的任何晶体管的栅极的电压。
附图说明
图1是用于说明根据一个实施例的CMOS固态成像装置的整体平面图；
图2是根据一个实施例的CMOS固态成像装置的像素部分的放大平面视图；
图3是另一像素部分的放大平面视图；
图4是用于说明第一具体示例的横截面示意图；
图5是示出了电压VTx和饱和信号的量之间的关系的模拟结果视图；
图6是用于描述第二个具体示例的横截面示意图。
具体实施方式
下面将参考附图对本发明的一个实施例进行说明。图1是用于说明该实施例的CMOS固态成像装置的整体平面图。图2是该实施例的CMOS固态成像装置的像素部分的放大平面视图。图3是另一像素部分的放大平面视图。
更具体而言，如图1所示，该实施例的CMOS固态成像装置1被配置来在一个芯片中具有成像区域10和外围电路区域20。多个像素部分横向和纵向地排布在成像区域10中，并且放大晶体管、具有传输栅极的读取晶体管等对应于每个像素部分形成。
此外，控制施加至成像部分10中的各个像素部分和各个晶体管的电流源的电路、处理在各个像素部分加载的信号的电路等形成在外围电路区域20中。
图2中所示出的示例是四晶体管型CMOS固态成像装置，其中对应于每个光接收部分11，设置有读取晶体管12、复位晶体管13、放大晶体管14和选择晶体管15。图3所示出的示例是三晶体管型CMOS固态成像装置，其中对应于每个光接收部分11，设置有读取晶体管12、复位晶体管13和放大晶体管14。
在两个情况中，该实施例的CMOS固态成像装置的特征在于，将施加至读取晶体管12的传输栅极12a的电压(VTx)设定得高于施加至其它外围晶体管的电压(VG)。
这里所称的外围晶体管包括在图1所示的外围电路区域20中工作的晶体管，和在图2和图3所示的对应于每个光接收部分11设置的放大晶体管14和选择晶体管15。
通过将施加传输栅极12a的电压设定得高于施加至外围晶体管的电压，即使在外围晶体管的驱动电压由于根据比例定律而减小外围晶体管的空间和功耗以及增加其速度时，可以通过传输栅极12a从光接收部分11读出的电荷的饱和量也不会减少，因为施加至对应于光接收部分11的传输栅极12a电压高。
图4是用于说明第一具体示例的横截面示意图。每个像素部分提供有包括一个光电二极管的光接收部分11，对应于光接收部分11的传输栅极12a和浮置扩散(电荷-电压转换部分)16，而且逻辑晶体管21设置在外围电路区域中。
在该示例中，施加至传输栅极12a的电压VTx和施加至逻辑晶体管21的电压VG具有满足VTx＞VG这样的关系。通过以这种方式将施加至传输栅极12a的电压设定得高于施加至外围电路区域的逻辑晶体管21的电压，可以增加可以完全从光接收部分11转移的信号电荷的数量，即饱和电荷的量。因此，不但像素的数量可以增加，元件的尺寸和功耗可以根据比例定律减少，而且可以获得更高的S/N和更高的图像质量。
图5是示出了电压VTx和饱和信号的量之间的关系的模拟结果视图。图表的横坐标用于VTx差值(来自外围晶体管的驱动电压的差值)，而纵坐标用于饱和信号的量(a.u.)。如图所示，当VTx差值为约0.5V时，饱和信号的量显示了接近2倍的增加。这表示即使轻微的电压差值也会对饱和信号的量产生显著的影响。
饱和信号的量可以通过增加VTx差值得以增加；但是，随着VTx差值增加，栅极长度变得更长，这导致像素部分区域的减少。所以VTx差值优选地在0.5V到1.0V的量级，在该量级像素部分区域保持不受影响。
图6是用于描述第二个具体示例的横截面示意图。像素部分提供有包括一个光电二极管的光接收部分11，对应于光接收部分11的传输栅极12a和浮置扩散(电荷-电压转换部分)16，而且逻辑晶体管21设置在外围电路区域。
此外，在该示例中，栅极绝缘膜的膜厚仅在光接收部分11的传输栅极12a的部分中增加，并且在传输栅极12a中电荷的下游设置有低浓度的轻掺杂漏极(LDD)。
更具体而言，令Tox(Tx)为传输栅极12a中栅极绝缘膜的膜厚，Tox(Logic)为外围电路区域中的逻辑晶体管21的栅极绝缘膜的膜厚，那么满足Tox(Tx)＞Tox(Logic)。令NLDD(Tx)为对应于传输栅极12a的LDD的杂质浓度，NLDD(Logic)为外围电路区域中的逻辑晶体管21的LDD的杂质浓度，那么满足NLDD(Tx)＜NLDD(Logic)。
这使得施加至传输栅极12a的电压VTx和施加至逻辑晶体管21的电压VG具有满足VTx＞＞VG这样的关系。于是，可以比上述的第一具体示例更大地增加饱和电荷的量。总之，第二具体示例更适于这样的应用，其要求比第一具体示例获得更好的图像质量。
在任一具体示例中，如图1所示的在外围电路区域中提供的电压控制电路以这样的方式进行配置，其中施加至对应于光接收部分11的传输栅极12a的电压VTx和施加至外围晶体管的电压VG单独地提供。
因此，使得满足如第一具体实施例的VTx＞VG和如第二具体实施例的VTx＞＞VG的所施加电压可以提供至相应的晶体管，作为CMOS固态成像装置的驱动方法。因此，不仅外围晶体管的尺寸和功耗方法可以减小并速度可以增加，而且饱和电荷的量也可以同时增加。
这里，通过将施加至传输栅极12a的电压VTx设定得高于外围电路区域20中所包括的任何晶体管的电压VG，可以最大程度上减小外围电路部分的尺寸和功耗，并提高速度。
在将施加至传输栅极12a的电压VTx设定得高于外围电路区域20中所包括的晶体管的电压VG，并且对于施加至包括在同一芯片上所有晶体管的栅极的电压之中最大的值的情形中，当芯片内的晶体管被设计来减小尺寸和功耗并且增加速度时，可以最大程度地确保可以从光接收部分读出的电荷的量，这又增强了图像质量。
或者，与施加至传输栅极12a的电压VTx值相同的电压可以施加至包括在像素中的另一栅极(例如，复位晶体管13的栅极)。
在这种情形，消除了调节施加至另一栅极的电压的需要，从施加电压到传输栅极12a的电源，可以施加电压到另一栅极。
因为该实施例的CMOS固态成像装置具有如上所述的优点，所以它作为安装在紧凑数码静态相机、蜂窝电荷和移动终端中成像装置尤其有用。
此外，本发明也可以应用于包括透镜系统或单个芯片(模块型)的CMOS固态成像装置。
就像所说明的那样，本发明具有如下的优点。即，即使当CMOS固态成像装置的外围晶体管的空间和功耗根据比例定律减少而同时其速度增加时，可以通过传输栅极从像素部分读出的饱和电荷的量也不会受到外围晶体管的驱动电压的抑制。因此，可以增加像素部分的色调的表现层次(动态范围)。
Claims (4)
1.一种互补金属氧化物半导体固态成像装置，包括：像素部分，根据所接收光的量进行光电转换；传输栅极，用于读出通过所述像素部分中的光电转换所获得的电荷；以及逻辑晶体管，设置在外围电路区域中，其特征在于：
所述传输栅极的轻掺杂漏极的杂质浓度小于所述逻辑晶体管的轻掺杂漏极的杂质浓度，
对应于所述传输栅极的栅极绝缘膜的厚度比对应于所述逻辑晶体管的栅极绝缘膜的厚度要大，并且
施加到所述传输栅极的电压VTx和施加到所述逻辑晶体管的电压VG满足关系VTx＞＞VG。
2.根据权利要求1的互补金属氧化物半导体固态成像装置，其中：
施加到所述传输栅极的电压是施加到设置在芯片中的全部晶体管的电压中最高的电压。
3.根据权利要求1的互补金属氧化物半导体固态成像装置，其中：
所述互补金属氧化物半导体固态成像装置配置来具有这样的杂质分布，其中只有设置在所述传输栅极中电荷下游的电荷-电压转换部分是场减弱的。
4.根据权利要求1的互补金属氧化物半导体固态成像装置，其中：
所述像素部分和所述外围电路区域在一个芯片中。
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| PB01 | Publication | ||
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Effective date of registration: 20170204 Address after: Kanagawa Japan Atsugi Asahi 4-14-1 Patentee after: SONY semiconductor solutions Address before: Tokyo, Japan, Japan Patentee before: Sony Corp. |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20120620 Termination date: 20190218 |