CN101882611B - 集成电路芯片 - Google Patents

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Abstract

本发明提供一种集成电路芯片。所述集成电路芯片包含：半导体衬底；第一内连接线，具有位于半导体衬底上的第一部分及第二部分，其中第二部分与第一部分分离；第二内连接线，位于第一内连接线下方；第一通孔，将第一部分电性耦接至第二内连接线；导电层，位于第一内连接线与第二内连接线之间；第二通孔，将导电层电性耦接至第二部分。以上所述的集成电路芯片可降低集成电路装置的电压降并改善芯片性能。

Description

集成电路芯片
技术领域
本发明有关于半导体集成电路(semiconductor integrated circuit)装置。更特别的，本发明有关于改进的集成电路芯片，且其内连接(interconnection)方案可减少芯片的电压降(IR drop)。 
背景技术
大规模(large scale)集成半导体电路装置的设计进程中，装置的各个区块(block)通常彼此平行的设计以与装置特性相辅相成。在设计大规模装置的进程中，通常采用积木式(building-block)设计法，装置的电路被分为多个电路区块并且各个电路区块被同时设计。装置的整体设计(overall design)随后经由整合上述多个组成区块来实现。 
集成电路(integrated circuit，IC)通常具有大量电路区块，电源及其它信号透过集成电路元件中的多层导体从芯片外部供应至芯片内的各个电路区块，并且在电路区块之间及各电路区块内的单元胞(cell)间进行分送。 
众所周知，从俯视集成电路衬底的方向可以看出，导体是经由光刻图案化工艺将导电材料层图案化所形成的各层导线。导线所处的不同层之间利用绝缘层(insulating layer)相互隔离，以避免处在不同层且方向交叉的导线彼此物理连接或电性连接。若要电性连接不同层的导线，则需要在绝缘层中设置导电通孔(viaplug)以连接两导体。 
典型地，在集成电路芯片中，内连接金属层最顶端的两层用于电源及接地布线(power and ground routing)。然而，上述方法将不可避免的引入严重的电压下降(或者IR降)，导致功率消耗增加以及信号配时速度(signal timing speed)减慢。因此，亟需一种集成电路芯片装置的改进式电源及接地布线结构，其能够减小金属层电阻，从而降低芯片电压降并改善芯片性能。 
发明内容
有鉴于此，本发明提供以下技术方案： 
本发明提供一种集成电路芯片，包含：半导体衬底；第一内连接线，具有位于半导体衬底上的第一部分及第二部分，其中第二部分与第一部分分离；第二内连接线，位于第一内连接线下方；第一通孔，将第一部分电性耦接至第二内连接线；导电层，位于第一内连接线及第二内连接线之间；以及第二通孔，将导电层电性耦接至第二部分。 
本发明另提供一种集成电路芯片，包含：半导体衬底，其上具有多个金属层；电源线或地线，形成于多个金属层的最上层，电源线或地线具有第一部分及第二部分，其中第二部分与第一部分分离；下层内连接线，位于电源线或地线下方；第一通孔，形成于金属层间介电质层中，用于将第一部分电性耦接至下层内连接线，金属层间介电质层位于电源线或地线与下层内连接线之间；以及金属-绝缘体-金属结构，形成于金属层间介电质层中，金属-绝缘体-金属结构经由第二通孔电性耦接至第二部分。 
以上所述的集成电路芯片可降低集成电路元件电压降并改善芯片性能。 
附图说明
图1是依本发明实施例具有六层铜金属层的集成电路芯片的部分剖面示意图。 
图2是本发明的另一实施例的剖面示意图。 
图3是本发明的又一实施例的剖面示意图。 
图4是本发明的又一实施例的剖面示意图。 
图5是本发明的又一实施例的剖面示意图。 
图6是本发明的又一实施例的剖面示意图。 
具体实施方式
在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及后续的申请专利范围并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。在通篇说明书及后续的请求项当中所提及的「包含」是一开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，若文中描述 一第一装置耦接于一第二装置，则代表第一装置可直接电气连接于第二装置，或透过其它装置或连接手段间接地电气连接至第二装置。 
本发明有关于与当前半导体制造工艺(manufacturing process)兼容的内连接结构(interconnect structure)，且上述结构可减小金属层电阻，从而降低集成电路芯片的电压降，进而改进芯片的性能(诸如功率消耗以及速度)。一方面，本发明有关于集成电路芯片装置，所述集成电路芯片装置可将金属-绝缘体-金属(metal-insulator-metal，MIM)结构或者类似于MIM的结构合并(incorporate)至内连接网络(interconnection network)，例如电源或接地信号线(power or groundsignal line)，以降低芯片的电压降，从而改善芯片的性能。本发明的内连接结构可用于数字电路。此外，本发明的内连接结构可在集成电路芯片内提供额外的布线路径(routing path)。 
以下将结合附图来说明本发明的实施例。在说明书以及附图中，将以符号“Mn”代表制作在集成电路芯片中最上层(topmost level)的金属层，而以“Mn-1”代表比最上层的金属层低一层的金属层，以此类推，其中，在某些实施例中，n介于5和8之间，但并非仅限于此。符号“V”代表连接邻近两导电金属层的通孔。举例来说，V5代表将M5内连接至M6的通孔。 
图1是依本发明实施例的集成电路芯片1a的部分剖面(cross-sectional)示意图，集成电路芯片1a中制作有六层铜金属层(M1-M6)。尽管本实施例的金属层是铜制成，但其并非本发明的限制，所述金属层的材料可包含铜、铝、铜铝混合或者其它适合材料。图1中的集成电路芯片1a的制作是基于所谓的1P6M方案(一层多晶硅及六层金属)。然而，本发明也可适用于其它内连接方案中，诸如1P3M、1P4M、1P5M、1P7M或者1P8M等等。 
图1中所例示的集成电路芯片1a包含半导体衬底100，例如硅衬底、硅晶绝缘体(silicon-on-insulator，SOI))衬底、硅锗(SiGe)衬底或者其它衬底。在半导体衬底100上形成有多层金属层间介电质(inter-metal dielectric，IMD)层110-132。电路元件110，例如三极管(transistor)、电容或存储单元(memory cell)，则制造在半导体衬底100的主表面(main surface)上。IMD层110-132可由低介电常数(lowdielectric constant，low-k)材料或者超低介电常数材料构成，但不限于此。IMD层110-132也可包含现有的介电质层，例如氧化硅(silicon oxide)、氮化硅(siliconnitride)、碳化硅(silicon carbide)或氮氧化硅(silicon oxy-nitride)。此处描述的低介电常数材料或者超低介电常数材料可包含有机材料(例如SiLK)或者无机材料(例 如HSQ)，其可具有多孔(porous)特性或非多孔(non-porous)特性。 
依据本发明的第一实施例，M1-M6及相应的各通孔V1～V5可使用铜镶嵌工艺(copper damascene process)或者双镶嵌工艺(dual damascene process)制造，上述工艺已为本领域技术人员熟知，故不做进一步讨论。铜金属层的第一层(level)，也就是M1，形成于IMD层112中。接触插塞(contact plug)220(例如钨插塞)可形成于IMD层110中，用于将M1连接至电路元件101。铜金属层的第二层，也就是M2，形成于IMD层116中。通孔V1(例如以镶嵌铜通孔型态与V2整合的通孔)，形成于IMD层114中，用于将M1连接至M2。铜金属层的第三层，也就是M3，形成于IMD层120中。通孔V2形成于IMD层118中，用于将M2连接至M3。铜金属层的第四层，也就是M4，形成于IMD层124中。通孔V3形成于IMD层122中，用于将M3连接至M4。铜金属层的第五层，也就是M5，形成于IMD层128中。通孔V4形成于IMD层126中，用于将M4连接至M5。铜金属层的最上层，也就是M6，形成于IMD层132中。通孔V5形成于IMD层130中，用于将M5连接至M6。IMD层132之上形成有第一保护层(passivationlayer)140，且第一保护层140覆盖住暴露出来的(exposed)M6层。第一保护层140可包含氧化硅、氮化硅、聚酰亚胺(polyimide)或者其它适合材料。第二保护层142可形成于第一保护层140之上。第二保护层142可包含氧化硅、氮化硅、聚亚酰胺(polyimide)或者其它适合材料。 
集成电路芯片1a可进一步包含形成于IMD层132内的电源或地环(power orground ring)404，用于分送电源或接地信号至电路元件101，举例来说，经由通孔堆叠(via stack)502来分送。本发明的一个特点是经由通孔602，电源或地环404可电性耦接于其下的导电结构600，电源或地环404可用于分送电源或接地信号至集成电路芯片1a的电路区块。如图1所示，导电结构600及通孔602均制作在IMD层130中，IMD层130位于M5层与M6层之间，通孔V5也形成于M5层与M6层之间。依据本发明，导电结构600可为导电层，其与MIM结构或者类似于MIM的结构的顶板(top plate)及/或底板(bottom plate)同时形成，或者与集成电路芯片1a中其它部分中的MIM电容同时形成的MIM结构或者类似于MIM的结构的顶板及/或底板同时形成。导电结构600及通孔602均可为大体上与上覆的电源或地环图案(pattern)一致的线型(line shaped)布局。 
图2是本发明另一实施例的剖面示意图，其中类似数字编号代表类似元件、层或者区域。如图2所示，同样的，集成电路芯片1b可包含半导体衬底100及 形成于半导体衬底100上的电路元件(图2中未画出)，例如三极管、电容或者存储单元。在半导体衬底100上形成有多层IMD。集成电路芯片1b包含可使用铜镶嵌工艺或者双镶嵌工艺制作的n层(M1-Mn)铜金属内连接及相应的各通孔(V1-Vn-1)，上述工艺已为本领域技术人员熟知，故不做进一步讨论。尽管本实施例的金属层是铜制成，但其并非本发明的限制，所述金属层的材料可包含铜、铝、铜铝混合或者其它适合材料。 
为简洁起见，在图2中，仅画出IMD层128-132及形成于Mn及Mn-1层的相应金属图案。第一保护层140可形成于IMD层132之上并覆盖暴露出来的Mn层。上层内连接线(例如电源或地环404)可形成于IMD层132中。下层内连接线(可为电源或地环406)可形成于IMD层128中。通过将形成于IMD层130中的导电层610经由通孔612耦接至上覆的电源或地环404，电压降可被降低。经由上述做法，电源或地环404的片电阻(sheet resistance)被减少。导电层610可与集成电路芯片1b中其它部分的MIM电容的顶板或者底板同时形成。上层内连接线中耦接于导电层610的部分可与上层内连接线中耦接于下层内连接线的部分分离。下层内连接线可经由通孔712耦接于上层内连接线。 
依据本实施例，IMD层130的厚度介于7500埃(angstrom)至8500埃之间，导电层610的厚度介于750埃至6000埃之间。在某一实施例中，导电层610的厚度比Mn层或者Mn-1层的厚度小。依据本实施例，导电层610可由非铜导电材料例如铝、钛、氮化钛、钽、氮化钽或者上述材料的任意组合组成。通孔612的厚度比通孔712所在的IMD层130的厚度小。举例来说，IMD层130的厚度为8000埃的情形下，通孔612的厚度可大体上为4000埃。通孔612可以是可与镶嵌铜电源或地环404整合而形成的镶嵌铜通孔。 
图3是本发明另一实施例的剖面示意图，其中类似数字编号代表类似元件、层或者区域。如图3所示，同样的，集成电路芯片1c可包含半导体衬底100及形成于半导体衬底100上的电路元件(图3中未画出)，例如三极管、电容或者存储单元。在半导体衬底100上形成有多层IMD。集成电路芯片1c包含可使用铜镶嵌工艺或者双镶嵌工艺制造的n层(M1-Mn)铜金属内连接及相应的各个通孔(V1-Vn-1)，上述工艺已为本领域技术人员熟知，故不做进一步讨论。为简洁起见，在图3中，仅画出IMD层128-132及形成于Mn及Mn-1层的相应金属图案。尽管本实施例的金属层是铜制成，但其并非本发明的限制，所述金属层的材料可包含铜、铝、铜铝混合或者其它适合材料。 
依据本实施例，MIM电容结构600a可被制作于IMD层130之中。MIM电容结构600a可包含作为MIM电容结构600a的下电极板(lower electrode plate)的导电层610a、作为上电极板(upper electrode plate)的导电层611a以及插入导电层610a及导电层611a之间的电容介电质层(dielectric layer)620a。经由通孔612a，导电层611a可电性耦接于形成于IMD层132中的电源或地环404。举例来说，导电层610a可由铝、钛、氮化钛、钽、氮化钽或者上述材料的任意组合制成，且其厚度介于2000埃至5500埃之间，导电层611a可由铝、钛、氮化钛、钽、氮化钽或者上述材料的任意组合制成，且其厚度介于750埃至6000埃之间，以及电容介电质层620a可为氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)层，且其厚度介于250埃至450埃之间。依据本实施例，导电层610a是电性浮动(floating)的或是虚层(dummy layer)。 
如图6中所示，依据本发明的又一实施例，集成电路芯片1g的电源或地环404可直接经由通孔612a耦接至导电层610a，其中导电层611a及电容介电质层620a被省略。导电层610a可由铝、钛、氮化钛、钽、氮化钽或者上述材料的任意组合制成，且其厚度介于2000埃至5500埃之间。 
本发明的内连接结构可在集成电路芯片中提供额外的布线路径。图4是本发明另一实施例的剖面示意图，其中类似数字编号代表类似元件、层或者区域。如图4所示，集成电路芯片1d包含半导体衬底100及形成于半导体衬底100上的电路元件(图4中未画出)，例如三极管、电容或者存储单元。在半导体衬底100上形成有多层IMD。集成电路芯片1d包含可使用铜镶嵌工艺或者双镶嵌工艺制造的n层(M1-Mn)铜金属层连接及相应的各通孔(V1-Vn-1)，上述工艺已为本领域技术人员熟知，故不做进一步讨论。为简洁起见，在图4中，仅画出IMD层128-132及形成于Mn及Mn-1层的相应金属图案。尽管本实施例的金属层是铜制成，但其并非本发明的限制，所述金属层的材料可包含铜、铝、铜铝混合或者其它适合材料。 
依据本实施例，至少有一导电层610b制作在IMD层130中，且位于Mn层及Mn-1层之间。在某一实施例中，导电层610b的厚度比Mn层的厚度或Mn-1层的厚度小。导电层610b可由不同于Mn层或Mn-1层的导电材料制成。举例来说，导电层610b可包含铝、钛、氮化钛、钽、氮化钽或者上述材料的任意组合。对于铜工艺，导电层610b可由铝组成。经由通孔612b，导电层610b可电性耦接于形成于IMD层132中的上覆的电源或地环404a。导电层610b也可经 由通孔614内连接于邻近金属线404b。导电层610b可与集成电路芯片1d中其它部分的MIM电容的顶板或者底板同时形成。通孔612b及614可具有与通孔712’相似的剖面面积。导电层610b可因此为集成电路芯片1d提供布线路径。 
本发明也可适用于铝工艺。图5是本发明另一实施例的剖面示意图。如图5所示，集成电路芯片1f包含半导体衬底100及形成于半导体衬底100上的电路元件(图5中未画出)例如三极管、电容或者存储单元。在半导体衬底100上形成有多层IMD。集成电路芯片1f可包含形成于其金属层的铝电源线或地线704。铝电源线或地线704可被介电质层532覆盖。经由通孔912，嵌入(embedded)介电质层532之下的介电质层530中的导电层711电性耦接于电源线或地线704。导电层711可包含铝、钛、氮化钛、钽、氮化钽或者上述材料的任意组合。导电层711位于铝电源线或地线704及下层铝导电层710之间。较佳地，下层铝导电层710是电性浮动的，或者大体上不位于铝电源线或地线704或导电层711正下方的区域，以避免电容耦合效应(capacitor coupling effect)。 
依据本实施例，导电层710的厚度介于4000埃至6000埃之间，导电层711的厚度介于1000埃至2500埃之间，并且电容介电质层720可为厚度介于250埃至450埃之间的ONO层。在另一范例中，电性浮动的铝导电层710可被移除。 
MIM结构的顶板及底板均可合并至本发明的内连接方案中。因为MIM的顶板距离下层金属线比MIM的底板距离下层金属线更远，耦合效应可被减小或者削弱。另一方面，当使用MIM的底板时，片电阻的减小由于通孔较厚的缘故而更为显著。 
图1-5中的通孔602、612、612a、612b、614及912可具有比图1-5中的通孔V5、712’、712及812更大的剖面面积。可选地，图1-5中的通孔602、612、612a、612b、614及912可由多个通孔组成以等效地具有比图1-5中的通孔V5、712’、712及812更大的剖面面积。除位于模拟电路区域外，层600、610、600a、610b及700的结构也可位于集成电路芯片上的其它区域，或者位于不包含模拟电路的区域。应当注意，尽管本发明的结构仅体现于图1-4中顶层金属层Mn，依据本发明的某些实施例，本发明的结构也可用于其它较低层的金属层。 
以上所述仅为本发明的较佳实施例，本领域相关的技术人员依据本发明的精神所做的等效变化与修饰，都应当涵盖在所附的申请专利范围内。 

Claims (19)

1.一种集成电路芯片，包含：
半导体衬底；
第一内连接线，具有位于该半导体衬底上的第一部分及第二部分，其中该第二部分与该第一部分分离；
第二内连接线，位于该第一内连接线下方；
第一通孔，将该第一部分电性耦接至该第二内连接线；
导电层，位于该第一内连接线及该第二内连接线之间；以及
第二通孔，将该导电层电性耦接至该第二部分。
2.如权利要求1所述的集成电路芯片，其特征在于，该第一通孔及该第二通孔形成于同一金属层间介电质层内。
3.如权利要求2所述的集成电路芯片，其特征在于，该第一通孔比该第二通孔厚。
4.如权利要求1所述的集成电路芯片，其特征在于，该第一内连接线及该第二内连接线是铜线。
5.如权利要求1所述的集成电路芯片，其特征在于，该导电层由铝、钛、氮化钛、钽、氮化钽或者上述材料的任意组合构成。
6.如权利要求1所述的集成电路芯片，其特征在于，该导电层的厚度介于750埃至6000埃之间。
7.如权利要求1所述的集成电路芯片，其特征在于，该第二通孔是与该第一内连接线一起形成的镶嵌铜通孔。
8.如权利要求1所述的集成电路芯片，其特征在于，该导电层与金属-绝缘体-金属电容结构的顶板或底板同时形成。
9.如权利要求1所述的集成电路芯片，其特征在于，该导电层更经由第三通孔与第三内连接线电性内连接，该第三内连接线与该第一内连接线共面。
10.一种集成电路芯片，包含：
半导体衬底，其上具有多个金属层；
电源线或地线，形成于该多个金属层的最上层，该电源线或地线具有第一部分及第二部分，其中该第二部分与该第一部分分离； 
下层内连接线，位于该电源线或地线下方；
第一通孔，形成于金属层间介电质层中，用于将该第一部分电性耦接至该下层内连接线，该金属层间介电质层位于该电源线或地线与该下层内连接线之间；以及
金属-绝缘体-金属结构，形成于该金属层间介电质层中，该金属-绝缘体-金属结构经由第二通孔电性耦接至该第二部分。
11.如权利要求10所述的集成电路芯片，其特征在于，该金属-绝缘体-金属结构包含上层金属板、下层金属板以及介于该上层金属板与该下层金属板之间的电容介电质层。
12.如权利要求11所述的集成电路芯片，其特征在于，该上层金属板电性耦接至该电源线或地线。
13.如权利要求12所述的集成电路芯片，其特征在于，该上层金属板的材料包含铝、钛、氮化钛、钽、氮化钽或其任意组合。
14.如权利要求11所述的集成电路芯片，其特征在于，该下层金属板电性耦接至该电源线或地线。
15.如权利要求11所述的集成电路芯片，其特征在于，该下层金属板是电性浮动的。
16.如权利要求15所述的集成电路芯片，其特征在于，该下层金属板包含铝。
17.如权利要求11所述的集成电路芯片，其特征在于，该电容介电质层包含氧化物介电质或者氧化物-氮化物-氧化物介电质。
18.如权利要求10所述的集成电路芯片，其特征在于，该第一通孔比该第二通孔厚。
19.如权利要求10所述的集成电路芯片，其特征在于，该多个金属层是铜层。 
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