CN101859870A - 半导体存储装置 - Google Patents

Abstract

本发明提供了一种半导体存储装置，包括：一底电极，位于一半导体基底上；一反铁磁层，设置于该底电极之上；一第一固定参考层，设置于该反铁磁层之上；一穿隧绝缘层，设置于该第一固定参考层之上；一第一铁磁层，设置于该穿隧绝缘层之上；一第二铁磁层，设置于该第一铁磁层之上；以及一顶电极，设置于该第二铁磁层之上。本发明的半导体存储装置可降低其写入电流且不会劣化其磁阻值与热稳定性。

Description

半导体存储装置

技术领域

本发明涉及半导体装置，且特别是涉及一种半导体存储装置及其制造方法。

背景技术

在集成电路装置中，旋转力矩转移磁性随机存取存储器(spin torque transfer magnetic random access memory，下称STT-MRAM)为用于次世代嵌入式存储装置的一种新兴技术。半导体集成电路技术将继续朝着具有较小特征尺寸以及更为增加的密度的电路布局而演变与发展。然而，随着持续地演变，所遭遇重要问题之一即为如何随着尺寸缩小而降低写入电流(writing current)。STT-MRAM包括一晶体管(transistor，下称T)以及一磁穿隧元件(magnetic tunnel junction，下称MTJ)。在此具有单一晶体管与单一磁穿隧元件的1T1MTJ型存储器中，需要极大的写入电流，因而限制了晶体管的尺寸缩减并从而需要较大的存储单元尺寸。目前存在有数种方法以降低写入电流，但同时会非预期地降低穿隧磁阻(tunnel magnetoresistance，TMR)以及STT-MRAM装置的热稳定性。这样，便需要提供一种较佳的STT-MRAM结构及其制造方法以克服上述公知缺点。

发明内容

为此，本发明提供了一种半导体存储装置及其制造方法，借以解决上述公知问题。

根据一实施例，本发明提供了一种半导体存储装置，包括：

一底电极，位于一半导体基底上；一反铁磁层，设置于该底电极之上；一第一固定参考层，设置于该反铁磁层之上；一穿隧绝缘层，设置于该第一固定参考层之上；一第一铁磁层，设置于该穿隧绝缘层之上；一第二铁磁层，设置于该第一铁磁层之上；以及一顶电极，设置于该第二铁磁层之上。

根据另一实施例，本发明提供了一种半导体存储装置，包括：

一第一电极，位于一半导体基底之上；一反铁磁层，位于该第一电极之上；一底固定参考层，位于该反铁磁层之上；一间隔层，位于该底固定参考层之上；一顶固定参考层，位于该间隔层之上；一穿隧绝缘层，位于该顶固定参考层之上；一第一铁磁层，位于该穿隧绝缘层之上且具有一第一顽性；一第二铁磁层，位于该第一铁磁层之上且具有少于该第一顽性的一第二顽性；以及一第二电极，邻近该第二铁磁层。

根据又一实施例，本发明提供了一种半导体存储装置的制造方法，包括：

形成一第一电极于一半导体基底之上；形成一反铁磁层于该第一电极之上；形成一固定参考层于该反铁层之上；形成一穿隧绝缘层于该固定参考层之上；形成一第一铁磁层于该穿隧绝缘层之上，该第一铁磁层具有一第一顽性；形成一第二铁磁层于该第一铁磁层之上，该第二铁磁层具有少于该第一顽性的一第二顽性；以及形成一第二电极于邻近该第二铁磁层。

本发明的半导体存储装置可降低其写入电流且不会劣化其磁阻值与热稳定性。

为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：

附图说明

图1为一剖面图，显示了根据本发明的一实施例的半导体存储装置；

图2为一剖面图，显示了根据本发明的另一实施例的半导体存储装置；

图3为一剖面图，显示了根据本发明的又一实施例的半导体存储装置；以及

图4为一剖面图，显示了根据本发明的一实施例的集成电路。

【主要元件符号说明】

100、150、200～半导体存储装置；

102～第一电极/底电极；

104～钉扎层；

106～第一固定参考层/底固定参考层；

108～间隔层；

110～第二固定参考层/顶固定参考层；

112～穿隧绝缘层；

114～第一自由层/底自由层；

116～第二自由层/顶自由层；

118～第二电极/或顶电极；

120～缓冲层；

122～第一自由层；

124～第二自由层；

126～第二自由层；

128～第三自由层；

130～第二缓冲层；

300～集成电路；

310～基板；

312～金属氧化物半导体晶体管；

314～源极与漏极；

316～栅介电层；

318～栅电极；

320～介电材料；

322～接触物；

324～第一金属导线；

326～第一金属导线；

328～第五层金属导线；

330～磁穿隧元件；

332～底电极；

334～顶电极；

338～第六层金属导线。

具体实施方式

图1显示了根据本发明一实施例的半导体存储装置100的剖面图。请参照图1以进一步描述半导体存储装置100及其制造方法。在此，半导体存储装置100示出为一旋转力矩转移磁性随机存取存储器(STT-MRAM)的一部分。在一实施例中，半导体存储装置100包括由数个材料膜层所组成的一堆叠物，以作为一磁穿隧元件(MTJ)之用。

半导体存储装置100形成于一半导体基板之上，例如形成于一硅基板或其他适当的半导体基板之上。半导体存储装置100包括由导电材料构成的一第一电极(或底电极)102。在一实施例中，第一电极102包括钽(tantalum)。第一电极102可通过物理气相沉积方式(如PVD或溅镀)或其他适当工艺所形成。

半导体存储装置100包括一钉扎层(pining layer)104设置于第一电极102之上。在一实施例中，钉扎层104包括一反铁磁材料(anti-ferromagneticmaterial)。此反铁磁材料内，原子或分子的磁矩(magnetic moment)对准于一固定图样且伴随着指向于相反方向的邻近旋转。在一实施例中，反铁磁层包括PtMn。在另一实施例中，反铁磁层具有介于100～200埃的厚度。在另一实施例中，反铁磁层具有约150埃的厚度。

半导体装置100包括一第一固定参考层(pinned layer)(或一底固定参考层)106设置于钉扎层104之上。在一实施例中，第一固定参考层106包括一铁磁材料层。铁磁材料可具有永久磁性及/或与磁性物质表现出强烈反应。在一实施例中，铁磁层106包括CoFeB膜层。铁磁材料层还可包括其他材料，例如为CoFeTa、NiFe、Co、CoFe、CoPt、CoPd、FePt或镍钴与铁的合金。第一固定参考层106可具有介于15埃至约35埃的厚度。举例来说，其内的CoFeB膜层是由物理气相沉积(PVD)或其他适当工艺所形成。

半导体存储装置100包括设置于该第一固定层106之上的一间隔层108。在一实施例中，间隔层108包括钌(Ru)。或者，间隔层可包括其他适当材料，例如钛、钽、铜或银。在一实施例中，间隔层具有介于5-10埃的厚度。在另一实施例中，间隔层108具有约8埃的厚度。间隔层可通过如PVD或其他适当工艺所形成。

半导体存储装置100包括设置于间隔层108之上的一第二固定参考层(或顶固定参考层)110。举例来说，第二固定参考层110包括大体相似于第一固定参考层的一铁磁材料。举例来说，第二固定参考层110包括CoFeB膜层。在一实施例中，第二固定参考层110具有介于15-35埃的厚度。在另一实施例中，第二固定参考层110具有约25埃的厚度。第二固定参考层可通过PVD或其他适当工艺所形成。

半导体存储装置100包括设置于第二固定参考层110之上的一穿隧绝缘层(barrier layer)112。半导体存储装置100也包括设置于穿隧绝缘层112之上的一第一自由层(free layer)(或底自由层)114。穿隧绝缘层112可夹置于第二固定层110与第一自由层114之间以形成磁穿隧效应(magnetic tunneling effect)。穿隧绝缘层112包括氧化镁(MgO)。或者，阻障层112可包括氧化铝(AlO)、氧化氮(AlN)、氮氧化铝(AlON)或其他适当的非磁性物质。穿隧绝缘层112需足够薄，使得当偏压施加时电子可隧穿此穿隧绝缘层。在一实施例中，穿隧绝缘层112具有介于5-15埃的一厚度。在另一实施例中，阻障层112具有约10埃的厚度。穿隧绝缘层112可通过PVD工艺形成。举例来说，在一溅镀腔内提供氧气于一镁靶材上以形成氧化镁。或者，可通过溅镀方式先行形成一镁膜层，并接着通过施加一氧等离子体将之转变成一氧化镁膜层。

如前所述，第一自由层(或底自由层)114设置于穿隧绝缘层112之上。而自由层，例如第一自由层114也可包括一铁磁材料，但并非固定参考的材料，由于并没有反铁磁材料邻近于自由层处。这样，此膜层的磁性方向为自由的，因此便称为自由层。第一自由层114包括具有第一顽性(coercivity)的一硬铁磁材料(hard magnetic ferromagnetic material)。在一实施例中，第一自由层114包括CoFeB膜层。在一实施例中，CoFe膜层可具有如(CoxFe1-x)80820的组成，其中x为合金莫尔分率且其介于0-100，下标”80”与”20”也为莫尔分率。此硬铁磁材料层具有介于10-20埃的一厚度。在一实施例中，第一自由层114具有约15埃的厚度。第一自由层114可通过如PVD的一工艺所形成。

半导体存储装置100包括一第二自由层(或顶自由层)116设置于第一自由层114之上。第二自由层116包括一软铁磁材料(soft magnetic material)且具有少于第一自由层114的第一顽性的第二顽性(coercivity)。在一实施例中，第二自由层116包括一NiFe膜层。在另一实施例中，软铁磁材料层116具有少于约15埃的一厚度。否则，定义为((R_high-R_low)/R_low)的磁阻值(MR)将会不如预期般的减少。第二自由层116可通过如PVD的工艺所形成。

半导体存储装置100也包括形成于第二自由层116之上的一第二电极(或顶电极)118。在一实施例中，第二电极118直接接触第二自由层，因此于第二电极118与第二自由层之间便不具有其他额外材料层。在一实施例中，顶电极118直接接触第二自由层116。在另一实施例中，第二电极118包括钽。或者，第二电极包括适用于电性连接装置和适用于预先设计电性绕线的内连结构的其他部分的其他适当导电材料。在一实施例中，第二电极层可通过如PVD工艺所形成。在一实施例中，硬铁磁层114与软铁磁层116相耦接，以使得底自由层114软化。因而可降低写入电流。

图2为一剖面显示了根据本发明另一实施例的半导体存储装置150。请参照图2以进一步描述半导体存储装置150及其制造方法。半导体存储装置150示出为一STT-MRAM结构的一部分。在一实施例中，半导体存储装置150包括由数个材料膜层所组成的一堆叠物，以作为一磁穿隧元件(MTJ)之用。

半导体存储装置150是形成于大体相似于如图1所示的半导体基板的一半导体基板上。半导体存储装置150包括具有导电材料的一第一电极(或底电极)102。第一电极102大体相似于如图1所示的第一电极。举例来说，第一电极102包括钽。

半导体存储装置150包括设置于第一电极之上的一钉扎层104。在一实施例中，钉扎层104包括一反铁磁材料。在一实施例中，反铁磁材料包括PtMn。在另一实施例中，反铁磁材料具有介于100-200埃的厚度。在另一实施例中，反铁磁层可具有约150埃的厚度。

半导体存储装置150包括一第一固定参考层(或底固定参考层)106设置于钉扎层104之上。在一实施例中，固定层106包括一铁磁材料层。在一实施例中，铁磁层包括一CoFeB层。铁磁材料层还可包括其他材料，例如为CoFeTa、NiFe、Co、CoFe、CoPt、CoPd、FePt或镍钴与铁的合金。铁磁层106可具有介于15-35埃的一厚度。在一实施例中，铁磁层106可具有约25埃的厚度。CoFeB层可采用CVD方式或其他适当方式而形成。

半导体存储装置150包括设置于第一固定层106上的一间隔层108。在一实施例中，间隔层108包括钌(Ru)。或者，间隔层可包括其他适当材料，例如钛、钽、铜或银。在一实施例中，间隔层具有介于5-10埃的厚度。在另一实施例中，间隔层108具有约8埃的厚度。间隔层108可通过如PVD工艺或其他适当工艺所形成。

半导体存储装置150包括设置于间隔层108之上的一第二固定参考层(或顶固定参考层)110。在一实施例中，第二固定层110包括大体相似于第一固定参考层106的一铁磁材料层。举例来说，第二固定参考层包括CoFeB层。在一实施例中，第二固定参考层具有介于15-35埃的厚度。在另一实施例中，第二固定参考层110可具有约25埃的厚度。第二固定参考层110可通过PVD方式或其他适当工艺所形成。

半导体存储装置150包括设置于第二固定参考层110之上的一穿隧绝缘层112。穿隧绝缘层112相似于如图1内所示的穿隧绝缘层且可包括氧化镁(MgO)，或可包括其他如氧化铝(AlO)、氧化氮(AlN)、氮氧化铝(AlON)或其他适当的非磁性物质。在一实施例中，穿隧绝缘层具有介于5-15埃的厚度。在另一实施例中，穿隧绝缘层112具有约为10埃的一厚度。穿隧绝缘层112可通过如PVD或其他适当工艺所形成。

半导体存储装置150包括一第一自由层(或底自由层)114。第一自由层114包括具有第一顽性的一硬铁磁材料。在一实施例中，第一自由层114包括一CoFeB膜层。在一实施例中，硬铁磁层具有介于10-30埃的一厚度。在另一实施例中，硬铁磁层具有介于10-50的一厚度。在另一实施例中，第一自由层114具有约15埃的厚度。

半导体存储装置150包括位于第一自由层114之上的一第二自由层(或顶自由层)116。第二自由层116包括一软铁磁层材料且具有少于第一自由层114的第一顽性的第二顽性。在一实施例中，第二自由层包括NiFe层。软铁磁层116可具有介于5-30埃的一厚度。在一实施例中，软铁磁层116具有约18埃的厚度。第二铁磁层116可通过如PVD的工艺所形成。

如图2所示，半导体存储装置150还包括夹置于第一自由层114与第二自由层116之间的一缓冲层(buffer layer)120。在一实施例中，缓冲层120包括具有非周期性结构(non-periodic structure)的一非磁性材料。在一实施例中，缓冲层120包括一非晶非磁性材料(amorphous non-magnetic material)。在其他实施例中，缓冲层120包括相匹配于第一自由层114的一材料。在其他实施例中，较佳地，需慎选缓冲层120的材料以使得缓冲层120不会损害第一自由层114。举例来说，缓冲层120不会毁损CoFeB膜层内的体心立方格(bcc)结晶结构。在另一实施例中，缓冲层120包括钽。缓冲层120具有介于4-12埃的一厚度。在一实施例中，缓冲层120具有约8埃的厚度。钽材质的缓冲层120可通过PVD沉积形成。或者，钽材质的缓冲层可通过电镀程序或其他程序形成。

半导体存储装置150包括形成于第二自由层116之上一第二电极(或顶电极)118。在一实施例中，第二电极118直接接触第二自由层116。在一实施例中，第二电极包括钽。或者，第二电极包括适用于电性连接装置和适用于预先设计电性绕线的内连结构的其他部分的其他适当导电材料。在一实施例中，第二电极118可通过PVD方式而形成。

在一实施例中，半导体存储装置150内可通过缓冲层120的设置而达成介于硬铁磁层114与软铁磁层116间的长距耦合(long range coupling)。因此可软化第一自由层114，进而可降低写入电流且不会劣化其磁阻值(MR，定义为(R_high-R_low)/R_low)。

图3显示了根据本发明又一实施例的半导体存储装置200的剖面图。请参照图3以进一步描述半导体存储装置200及其制造方法。在此，半导体存储装置200示出为一STT-MRAM的一部分。半导体存储装置200是形成于大体相似于图1与图2所示半导体基板的半导体基板之上。如图3所示的堆叠情形，半导体存储装置200包括一第一电极(或底电极)102、一钉扎层104、一第一固定参考层(或底固定参考层)106、一间隔层108、一第二固定参考层(或顶固定参考层)110以及穿隧绝缘层112。这些半导体存储装置200内的堆叠膜层102至112的膜层形态、组成与制造方法则相似于如图2所示的半导体存储装置150内的堆叠膜层102-112。

在此，半导体存储装置200还包括了一第一自由层122。第一自由层122包括一铁磁材料。在一实施例中，第一自由层122包括一CoFeB膜层。在另一实施例中，第一自由层122还可包括CoFe或NiFe。在一实施例中，第一自由层122具有介于10-30埃的厚度。在另一实施例中，第一自由层122具有约15埃的厚度。

在此，半导体存储装置200还包括了覆盖于第一自由层122上的一第二自由层124。第二自由层124包括一铁磁材料。在一实施例中，第二自由层124包括一CoFeB膜层。在另一实施例中，第二自由层124还可包括CoFe或NiFe。在一实施例中，第二自由层124具有介于5-20埃的厚度。在另一实施例中，第一自由层124具有约10埃的厚度。

半导体存储装置200还包括夹于第一自由层122与第二自由层124之间的一第一缓冲层126，如图3所示。第一自由层126可包括匹配于第一自由层122与第二自由层124的一非磁材料。在另一实施例中，第一缓冲层126包括钽。第一缓冲层126具有介于3-15埃的一厚度。在一实施例中，第一缓冲层126具有约5埃的厚度。钽材质的缓冲层126可通过PVD方式沉积形成。或者，钽材质的缓冲层126可通过电镀程序或其他适当程序沉积形成。

半导体存储装置200包括位于第二自由层124之上的一第三自由层128。第三自由层128包括一铁磁材料。在一实施例中，第三自由层128包括NiFe膜层。在其他实施例中，第三自由层128可包括CoFeB或CoFe。第三自由层128具有介于5-30埃的一厚度。在一实施例中，第三自由层128具有约18埃的一厚度。第三自由层128可通过如PVD或通过其他适当工艺所形成。

半导体存储装置200还包括夹置于第二自由层124与第三自由层128之间的一第二缓冲层130，如图3所示。第二自由层130可包括匹配于第二自由层124的一非磁材料。在一实施例中，第二缓冲层130包括Ru、Cu或Ru/Cu合金。第二缓冲层130可具有介于5-15埃的厚度。在一实施例中，第二缓冲层130具有约8埃的厚度。第二缓冲层130可通过PVD或其他适当工艺形成。

半导体存储装置200也可包括形成于第三自由层128之上的一第二电极(或顶电极)118。在一实施例中，第二电极118直接接触第三自由层128。在一实施例中，第二电极118包括钽。或者，第二电极包括适用于电性连接装置和适用于预先设计电性绕线的内连结构的其他部分的其他适当导电材料。第二电极118可通过PVD工艺形成。在一实施例中，半导体存储装置200内可于第一自由层122、第二自由层124与第三自由层128之间形成长距耦合(long range coupling)效应。因此可降低写入电流且不会劣化其磁阻值(MR，定义为(R_high-R_low)/R_low)与热稳定性。

图4为显示了根据本发明一实施例的集成电路的剖面图。如图1、图2与图3所示的半导体存储装置100、150、200皆可应用于集成电路300内。以下将通过图4以及图1-图3解说集成电路300及其制造方法。集成电路300包括硅材质的基板310。在其他实施例中，基板310还可包括如锗、砷化镓与钻石的其他半导体材料。基板310可包括不同的掺杂性质，例如通过离子注入或扩散方式所形成的n阱区及/或p阱区。基板310也包括不同隔离结构，例如通过包括蚀刻形成多个沟槽并接着在这些沟槽内采用化学气相沉积法填入介电材料等公知程序所形成的浅沟槽隔离物(STI)。

集成电路300还包括示范用的一金属氧化物半导体晶体管(MOStransistor)312。金属氧化物半导体晶体管312包括通过如离子注入程序的一程序所形成的数个源极与漏极314。金属氧化物半导体晶体管312还包括设置于这些源极与漏极314之间的一栅堆叠物。栅堆叠物包括设置于基板310之上的栅介电层316以及设置于栅介电层316之上的栅电极318。栅介电层316包括垂直地设置于栅电极与基板之间的一或多个介电膜层。在一实施例中，栅介电层316包括由热氧化法形成的一硅氧化物层。在另一实施例中，栅介电层316包括氧化硅膜层与形成于氧化硅膜层上的高介电常数膜层。高介电常数膜层包括介电常数高于氧化硅的介电材料。如氧化铪的高介电常数膜层可通过原子层沉积方式(ALD)或其他适当方法所形成。栅电极318包括一或多个导电材料，例如经掺杂的多晶硅、金属、金属合金、或上述材料的组合。栅电极318可通过如CVD、PVD或其他适当工艺形成。在其他实施例中可于栅电极两侧形成间隔物(spacers)。

集成电路300也包括形成于基板上的内连物(interconnects)。内连物是用于电性连结与绕线之用，以使得集成电路根据其设计而表现出其功能。在一实施例中，内连物是延伸且电性连接于MOS晶体管312。内连物包括形成于用于隔离用的介电材料320内的多个导电构件。这些导电构件包括数个接触物(contacts)322、数个第一金属导线(M1)324、数个介层物(vias)326以及如第五层金属导线(M5)328以及第六层金属导线(M6)338等较高层金属导线的实例。这些导电构件包括铜、钨、钛、氮化钛、金、铝或其合金、纳米碳管和/或其他适当材料，且可通过CVD、PVD电镀和/或其他工艺所形成。内连物可具有同质(homogenous)结构或异质(heterogeneous)结构。举例来说，各导电构件包括具有钛、氮化钛、钽或氮化钽的一衬层，以及具有铜、钨、铝或铝合金的一块状导电层。在其他实施例中，导电构件可采用双镶嵌工艺而形成，其包括沟槽蚀刻、沉积与化学机械研磨等程序。

集成电路300也包括一个或多个如图4所示的磁穿隧元件(MTJ)330。磁穿隧元件330是设置于底电极332与顶电极334之间，且还耦接于多个构件，例如通过内连物而耦接MOS晶体管312。在一实施例中，磁穿隧元件330是如图1所示的半导体存储装置100(除了底电极与顶电极是采用图4方式形成)。举例来说，磁穿隧元件330包括具有第一顽性的第一自由层以及具有少于第一顽性的第二顽性的第二自由层。第一自由层邻近穿隧绝缘层。第二自由层是设置于顶电极与第一自由层之间。

在其他实施例中，磁穿隧元件330为如图2所示的半导体存储装置150(其底电极与顶电极同样地采用图4所示情形设置)。举例来说，磁穿隧元件330包括具有第一顽性的第一自由层以及具有少于第一顽性的第二顽性的第二自由层。第一自由层与第二自由层是为缓冲层与非磁性层所分隔。在一实施例中，缓冲层包括钽。第一自由层是邻近穿隧绝缘层。第二自由层是邻近顶电极。

在另一实施例中，磁穿隧元件330是为如图3所示的半导体存储装置200。举例来说，磁穿隧元件330包括一第一自由层、一第二自由层与一第三自由层。磁穿隧元件330还包括设置于第一自由层与第二自由层之间的一第一缓冲层。磁穿隧元件330还包括设置于第二自由层与第三自由层之间的第二缓冲层。第一自由层是邻近穿隧绝缘层。第二自由层是邻近顶电极。在一实施例中，第一缓冲层包括钽。在另一实施例中，第二缓冲层包括Ru/Cu。

当形成磁穿隧元件330时，可于基板上形成如前所述具有适合于磁穿隧元件330的成分与形态的多个材料膜层。在一实施例中，可针对于磁穿隧元件330施行额外工艺步骤。此额外工艺步骤包括一回火步骤。此回火程序以及外部磁场是同时施加于磁穿隧元件330。在一实施例中，外部磁场具有介于1000-2000奥斯特(Oersted)的磁场强度。在另一实施例中，上述回火程序是于介于200-400℃的温度下施行。

集成电路300还可包括其他构件，且可应用不同工艺以形成这些其他构件。在一实施例中，磁穿隧元件300与MOS晶体管312组成了随机存取存储装置(RAM)，因而可称之为一STT-MRAM装置。在另一实施例中，在集成电路300内应用数个STT-MRAM装置，并将之按照阵列方式设置，以实现高容量数据存取作用。在另一实施例中，则最佳化第一缓冲层(或第二缓冲层)的厚度，以使得介于两邻近的自由层间的长距耦合效应产生，并借以调整写入电流(writing current)以及磁阻值(MR)。通过前述一个或多个实施例的结构的施行，可因而降低写入电流且不会劣化磁阻值及/或热稳定性。在其他实施例中，可于源极与漏极314施行金属硅化程序以形成具有较低接触电阻的金属硅化物。金属硅化程序也可同时针对多晶硅栅极以及源极/漏极等构件而施行。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，可进行各种变化和修改，因此本发明的保护范围应当以所附权利要求所限定的范围为准。

Claims (15)

1.一种半导体存储装置，包括：

一底电极，位于一半导体基底上；

一反铁磁层，设置于该底电极之上；

一第一固定参考层，设置于该反铁磁层之上；

一穿隧绝缘层，设置于该第一固定参考层之上；

一第一铁磁层，设置于该穿隧绝缘层之上；

一第二铁磁层，设置于该第一铁磁层之上；以及

一顶电极，设置于该第二铁磁层之上。

2.如权利要求1所述的半导体存储装置，还包括一缓冲层，设置于该第一铁磁层与该第二铁磁层之间，其中该缓冲层包括钽。

3.如权利要求2所述的半导体存储装置，其中该缓冲层包括介于约4埃至12埃的厚度。

4.如权利要求2所述的半导体存储装置，其中该缓冲层包括：

一钽层；

一第三铁磁层，位于该钽层上；以及

一钌/铜层，设置于该第三铁磁层之上。

5.如权利要求2所述的半导体存储装置，其中该缓冲层包括具有非周期性结构的材料。

6.如权利要求2所述的半导体存储装置，其中该缓冲层为一非晶材料。

7.如权利要求2所述的半导体存储装置，其中该缓冲层为具有结晶结构大体匹配于至少该第一铁磁层与该第二铁磁层之一的结晶材料。

8.如权利要求1所述的半导体存储装置，其中该第一铁磁层包括一CoFeB膜层，而该第二铁磁层包括一NiFe膜层。

9.如权利要求8所述的半导体存储装置，其中该CoFeB膜层具有介于10-30埃的厚度，而该NiFe膜层具有介于5-30埃的厚度。

10.如权利要求1所述的半导体存储装置，还包括：

一间隔层，设置于该第一固定参考层与该穿隧绝缘层之间；以及

一第二固定参考层，夹置于该间隔层与该穿隧绝缘层之间。

11.如权利要求10所述的半导体存储装置，其中该第一固定参考层。

与该第二固定层包括CoFeB、该间隔层包括钌以及该穿隧绝缘层包括MgO膜层。

12.一种半导体存储装置，包括：

一第一电极，位于一半导体基底之上；

一反铁磁层，位于该第一电极之上；

一底固定参考层，位于该反铁磁层之上；

一间隔层，位于该底固定参考层之上；

一顶固定参考层，位于该间隔层之上；

一穿隧绝缘层，位于该顶固定参考层之上；

一第一铁磁层，位于该穿隧绝缘层之上且具有一第一顽性；

一第二铁磁层，位于该第一铁磁层之上且具有少于该第一顽性的一第二顽性；以及

一第二电极，邻近该第二铁磁层。

13.如权利要求12所述的半导体存储装置，其中该第一铁磁层包括CoFeB。

14.如权利要求12所述的半导体存储装置，其中该第一铁磁层具有介于10-20埃的厚度，而该第二铁磁层具有少于15埃的厚度。

15.如权利要求12所述的半导体存储装置，其中该第二铁磁层包括NiFe。

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