CN101859239A - 改进带寄存器的存储器模块的操作的方法和系统 - Google Patents

改进带寄存器的存储器模块的操作的方法和系统 Download PDF

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Abstract

本发明名称为“改进带寄存器的存储器模块的操作的方法和系统”。公开改进带寄存器的存储器模块的操作的方法和系统。在本发明的一个实施例中，当正在激活带寄存器的存储器模块中的时钟电路时，带寄存器的存储器模块允许异步读和写操作。在本发明的另一个实施例中，带寄存器的存储器模块允许启用或禁用其时钟电路而对其操作无任何中断。当带寄存器的存储器模块中的时钟电路被禁用时，能降低带寄存器的存储器模块的功率消耗。在本发明的仍有的另一个实施例中，允许带寄存器的存储器模块在不进入或退出带寄存器的存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出异步操作模式。

Description

改进带寄存器的存储器模块的操作的方法和系统
技术领域
本发明涉及带寄存器的存储器模块(registered memory module)，并且更具体地但非排他地涉及改进带寄存器的存储器模块的操作。
背景技术
在如图1中所示的现有技术带寄存器的存储器模块120的框图100中，存储器寄存器122缓冲从存储器控制器110到动态随机存取存储器(DRAM)126的信号。通过缓冲来自存储器控制器110的信号，存储器控制器110上的电加载降低并且它增加对DRAM 126的高速数据存取的可靠性。
存储器寄存器122具有锁相环(PLL)124，锁相环124由来自存储器控制器110的一对输入差分时钟CLK 140和CLK#142来驱动。PLL 124的动态功率消耗相对高于带寄存器的存储器模块120中存在的其它组件的功率消耗。此外，当PLL 124正在对输入差分时钟CLK 140和CLK#142锁定以生成输出差分时钟CLK 150和CLK#152时，对DRAM 126不能执行写或读操作，直到PLL 124被锁定。
发明内容
本发明提供一种方法，包括：激活时钟电路，其中所述时钟电路与存储器耦合；以及当激活所述时钟电路时在异步模式中操作所述存储器。
本发明还提供一种设备，包括：锁相环(PLL)，将差分时钟提供到存储器；以及促进启用或禁用所述PLL而对所述存储器的操作无任何中断的逻辑。
本发明还提供一种系统，包括：存储器主机控制器；以及存储器模块，与所述存储器主机控制器耦合。所述存储器模块包括：促进在不进入或退出所述存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出所述存储器模块的异步操作模式的逻辑。
附图说明
本发明的实施例的特征和优点将从主题的以下详细描述变得明显，其中：
图1示出现有技术的带寄存器的存储器模块的框图；
图2示出根据本发明的一个实施例的实现本文公开的方法的系统；
图3A示出根据本发明的一个实施例的带寄存器的存储器模块的框图；
图3B示出根据本发明的一个实施例的带寄存器的存储器模块的框图；
图3C示出根据本发明的一个实施例的带寄存器的存储器模块的框图；
图4示出根据本发明的一个实施例的存储器单元的框图；
图5A示出根据本发明的一个实施例的将时钟电路的操作模式从正常切换到忽视模式的流程图；
图5B示出根据本发明的一个实施例的将时钟电路的操作模式从忽视切换到正常模式的流程图；
图5C示出根据本发明的一个实施例的将时钟电路的操作模式从忽视切换到正常模式的流程图；
图6A示出对现有技术的带寄存器的存储器模块的写操作的现有技术时序图；
图6B示出根据本发明的一个实施例的对忽视模式中的带寄存器的存储器模块的写操作的时序图；
图7示出现有技术的带寄存器的存储器模块的切换序列和根据本发明一个实施例的带寄存器的存储器模块的切换序列之间的比较；
图8示出现有技术DRAM的切换序列和根据本发明一个实施例的存储器单元的切换序列之间的比较。
具体实施方式
本文描述的本发明的实施例以示例的方式而非限制的方式在附图中示出。为了图示的简单和清晰，图中示出的元件不一定按比例绘制。例如，一些元件的尺寸为了清晰可能相对于其它元件被夸大。而且，在认为适当之处，引用数字已在图之间重复以指示对应或相似的元件。说明书中对本发明的“一个实施例”或“一实施例”的引用表示：结合该实施例描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。因此，遍布说明书在各个位置中短语“在一个实施例中”的出现不一定都指相同实施例。
本发明的实施例提供改进带寄存器的存储器模块的操作的方法和系统。在本发明的一个实施例中，当正在激活带寄存器的存储器模块中的时钟电路时，带寄存器的存储器模块允许异步读和写操作。时钟电路包括，但不限于，PLL、延迟锁定环路(DLL)和诸如此类。例如，在本发明的一个实施例中，当正在激活带寄存器的存储器模块中的PLL(即，PLL正在锁定到输入时钟信号)时，在对带寄存器的存储器模块执行任何异步读或写操作之前，带寄存器的存储器模块不需等待PLL被锁定。
在本发明的另一个实施例中，带寄存器的存储器模块允许启用或禁用其时钟电路而无其操作的任何中断。当带寄存器的存储器模块中的时钟电路被禁用时，能降低带寄存器的存储器模块的功率消耗。在本发明的仍有的另一个实施例中，允许带寄存器的存储器模块在不进入或退出带寄存器的存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出异步操作模式。
图2示出根据本发明的一个实施例的实现本文公开的方法的系统200。系统200包括但不限于，台式计算机、膝上型计算机、笔记本计算机、网本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算装置、因特网设备或任何其它类型的计算装置。在另一个实施例中，用于实现本文公开的方法的系统200可以是芯片上系统(SOC)系统。
系统200包括存储器/图形控制器220和I/O控制器250。存储器/图形控制器220典型地提供存储器和I/O管理功能，以及多个通用和/或专用寄存器、定时器等，它们可由处理器210存取或使用。处理器210可使用一个或多个处理器来实现或使用多核处理器来实现。存储器/图形控制器220执行使得处理器210能够对主存储器240进行存取并与其通信的功能，主存储器240包括易失性存储器242和/或非易失性存储器244。在本发明的一个实施例中，主存储器240是带寄存器的存储器模块，当该带寄存器的存储器模块中的时钟电路正在被激活时，其允许异步读和写操作。
易失性存储器242包括，但不限于，同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS DRAM(RDRAM)、双倍数据率三SDRAM(DDR3 SDRAM)、和/或任何其它类型的随机存取存储器装置。非易失性存储器244包括，但不限于，NAND闪速存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、和/或任何其它期望类型的存储器装置。主存储器240存储信息和将由处理器210执行的指令。主存储器240也可在处理器210正在执行指令时存储临时变量或其它中间信息。在本发明的另一个实施例中，存储器/图形控制器220是处理器210的部分。
存储器/图形控制器220连接到显示器装置230，显示器装置230包括，但不限于，液晶显示器(LCD)、阴极射线管(CRT)显示器，或任何其它形式的可视显示器装置。I/O控制器250与(但不限于)存储装置260、网络接口270和键盘/鼠标280耦合。特别是，I/O控制器250执行使得处理器210能够与存储装置260、网络接口270和键盘/鼠标280通信的功能。
网络接口270使用任何类型的公知网络接口标准来实现，包括，但不限于，以太网接口、USB接口、外围组件互连(PCI)高速接口、无线接口和/或任何其它适当类型的接口。无线接口根据(但不限于)电气与电子工程师协会(IEEE)无线标准族802.11、家用插塞(Home Plug)AV(HPAV)、超宽带(UWB)、蓝牙、WiMax、或任何其它形式的无线通信协议来操作。
在本发明的一个实施例中，图2中所示的总线是由连接到它的所有组件共享的通信链路。在本发明的另一个实施例中，图2中所示的总线是相互连接的成对组件之间的点到点通信链路。虽然图2中所示的组件被描绘为系统200内的单独块，但这些块的一些所执行的功能可集成在单个半导体电路内或可使用两个或更多单独的集成电路来实现。例如，虽然存储器/图形控制器220和I/O控制器250被描绘为单独的块，但相关领域的技术人员将容易认识到存储器/图形控制器220和I/O控制器250可集成在单个半导体电路内。
图3A示出根据本发明的一个实施例的带寄存器的存储器模块306的框图300。为了图示的简单和清晰，图3A仅示出用于输入差分时钟对CLK 140和CLK#142之一的逻辑。相关领域的技术人员将容易认识到如何将本文公开的本发明的实施例应用到CLK 140和CLK#142两者并且它将不在本文讨论。
带寄存器的存储器模块306具有存储器寄存器311和存储器单元390。在本发明的一个实施例中，存储器单元390可以是易失性或非易失性存储器并且可包括多个存储体(memory bank)。存储器控制器305将一对输入差分时钟CLK 140和CLK# 142提供到带寄存器的存储器模块306。在本发明的一个实施例中，存储器控制器305和带寄存器的存储器模块306至少部分地符合定义电子装置工程联合委员会(JEDEC)DDR3SDRAM标准(JEDEC DDR3 SDRAM标准，″JEDEC Standard DDR3SDRAM″，日期为2008年11月的修订JESD79-3C)的规范的一个或多个，其包括，例如，来自存储器控制器305的所有控制、命令和地址信号在CLK#142的负边沿和CLK 140的正边沿的交叉上由带寄存器的存储器模块306来采样。
在本发明的一个实施例中，存储器寄存器311具有促进启用或禁用PLL 314而对于存储器单元390的操作无任何中断的逻辑。例如，在本发明的一个实施例中，存储器寄存器311具有与门316来启用或禁用输入差分时钟CLK 140/CLK#142和PLL 314之间的连接。在本发明的其它实施例中，能使用例如与非(NAND)门的其它类型的逻辑。相关领域的技术人员将容易认识到如何使用备选的逻辑来启用或禁用输入差分时钟CLK 140/CLK#142和PLL 314之间的连接而不影响本发明的工作。
与门316具有连接到来自解码逻辑320的启用信号322的输入信号。在本发明的一个实施例中，存储器控制器305能经由命令线路144将命令信号发送到带寄存器的存储器模块306来启用或禁用PLL 314。存储器寄存器311中的解码逻辑320接收该命令信号并在解码所接收的命令信号之后生成适当的启用信号322以启用或禁用与门316。例如，当解码逻辑320解码出所接收的命令信号是启用或激活PLL 314时，解码逻辑320使启用信号322有效以允许输入差分时钟CLK 140/CLK#142经过与门316到达PLL 314。
类似地，当解码逻辑320解码出所接收的命令信号是禁用或去活PLL314时，解码逻辑320使禁用信号322无效以阻止或停止输入差分时钟CLK 140/CLK#142经过与门316到达PLL 314。当不存在提供到PLL 314的输入时钟时，PLL 314被禁用或去活。通过禁用PLL 314，将PLL 314的功率消耗降低到静态功率消耗。
在本发明的一个实施例中，存储器寄存器311具有忽视PLL 314的输出时钟作为对存储器单元390的输入时钟的逻辑。例如，在本发明的一个实施例中，存储器寄存器311具有复用器318，复用器318在输入差分时钟CLK 140/CLK#142和PLL 314的输出差分时钟作为对存储器单元390的输入差分时钟CLK 350/CLK#352之间进行选择。解码逻辑320生成到复用器318的忽视信号324以在输入差分时钟CLK 140/CLK#142和PLL 314的输出差分时钟作为对DRAM 390的输入差分时钟之间进行选择。
在本发明的一个实施例中，存储器控制器305能经由命令线路144将命令信号发送到带寄存器的存储器模块306以将PLL 314设置在忽视或正常模式中。存储器寄存器311中的解码逻辑320接收该命令信号并在解码所接收的命令信号之后生成适当的启用信号322和/或忽视信号324以将PLL 314设置在忽视或正常模式中。例如，当解码逻辑320解码出所接收的命令信号是将PLL 314设置在忽视模式中时，解码逻辑320使忽视信号324对复用器318有效以选择输入差分时钟CLK 140/CLK#142作为对DRAM 390的输入差分时钟。解码逻辑320可以可选地使启用信号322无效以去活PLL 314。
类似地，当解码逻辑320解码出所接收的命令信号是将PLL 314设置在正常模式中时，解码逻辑320使启用信号322对与门316有效。在PLL 314被锁定之后，解码逻辑320使忽视信号324对复用器318无效，以选择PLL 314的输出差分时钟作为对存储器单元390的输入差分时钟。在本发明的一个实施例中，复用器318是无假信号(glitch)复用器，即，当复用器318正在它的输入信号之间切换时，它不将存储器单元390能检测到的假信号引入到它的输出信号中。
通过将PLL 314设置在忽视模式中，存储器控制器305能异步地与带寄存器的存储器模块306通信或操作带寄存器的存储器模块306。当PLL 314被禁用并设置在忽视模式中时，它允许系统200保持带寄存器的存储器模块306的异步操作并降低存储器寄存器311的功率消耗。此外，在本发明的一个实施例中，带寄存器的存储器模块311能促进启用或禁用PLL 314而对存储器单元390的操作无任何中断。
例如，在本发明的一个实施例中，当存储器控制器305想要将带寄存器的存储器模块306的操作从异步模式改变到同步模式时，存储器控制器305激活PLL 314并能继续异步地与带寄存器的存储器模块306通信而不等待PLL 314被锁定。在本发明的一个实施例中，当PLL 314被锁定时，存储器控制器305经由命令线路144将命令信号发送到带寄存器的存储器模块311以将PLL 314设置在正常模式中，即，激活PLL 314，禁用PLL 314的输出时钟作为对DRAM 390的输入时钟的忽视，并且设置PLL 314的输出时钟作为对存储器单元390的输入时钟。在本发明的另一个实施例中，当PLL 314被锁定时，解码逻辑320将PLL 314设置在正常模式中而未接收来自存储器控制器305的任何命令，即，使启用信号322有效并在PLL 314被锁定之后使忽视信号324无效。
图3B示出根据本发明的一个实施例的带寄存器的存储器模块308的框图340。为了图示的简单和清晰，图3B仅示出用于差分时钟对CLK 140和CLK#142之一的逻辑。相关领域的技术人员将容易认识到如何将本文公开的本发明的实施例应用到CLK 140和CLK#142两者并且它将不在本文讨论。
带寄存器的存储器模块308具有存储器寄存器312和存储器单元390。存储器寄存器312具有和在存储器寄存器311中的相同的PLL 314、复用器318和解码逻辑320，并且它们的操作和功能将不在本文重复。在本发明的一个实施例中，存储器寄存器312具有通过控制到PLL 314的电力来促进启用或禁用PLL 314的逻辑。例如，在本发明的一个实施例中，存储器寄存器312具有电力门(power gate)317，电力门317控制到PLL 314的核心电力供应(模拟电源泄漏泄漏(Analog Voltage DrainDrain)，AVDD 315)。在本发明的一个实施例中，电力门317是场效应晶体管(FET)。
在本发明的一个实施例中，存储器控制器305能经由命令线路144将命令信号发送到带寄存器的存储器模块308以启用或禁用PLL 314。存储器寄存器312中的解码逻辑320接收该命令信号并在解码所接收的命令信号之后生成适当的启用信号322以启用或禁用电力门317。例如，当解码逻辑320解码出所接收的命令信号是启用或激活PLL 314时，解码逻辑320使启用信号322有效以开启电力门317从而允许AVDD 315对PLL 314上电。
类似地，当解码逻辑320解码出所接收的命令信号是禁用或去活PLL314时，解码逻辑320使启用信号322无效以关断电力门317从而阻止或停止AVDD 315对PLL 314上电。通过关闭其电力来禁用PLL 314，将PLL 314的功率消耗降低到零。
在本发明的一个实施例中，当PLL 314被禁用时，输入差分时钟CLK140/CLK#142的频率能在单个机器周期中改变而不等待PLL 314在新频率的重新获取(re-acquisition)，即，不需要等待PLL 314被锁定。带寄存器的存储器模块308能够在操作在异步模式中时跟踪输入时钟频率中的瞬时改变，包括对于某些时间期正在被停止的时钟。
图3C示出根据本发明的一个实施例的带寄存器的存储器模块310的框图360。为了图示的简单和清晰，图3C仅示出用于差分时钟对CLK 140和CLK#142之一的逻辑。相关领域的技术人员将容易认识到如何将本文公开的本发明的实施例应用到CLK 140和CLK#142两者并且它将不在本文讨论。
在本发明的一个实施例中，带寄存器的存储器模块310具有在存储器寄存器313外部的电力门318。存储器寄存器313具有和在存储器寄存器311中的相同的PLL 314、复用器318和解码逻辑320，并且它们的操作和功能将不在本文重复。解码逻辑320的启用信号322与外部电力门318的门端子连接。图3B和图3C中所示的电力门317和318并不意味着是限制性的。相关领域的技术人员将容易认识到能实现其它备选的逻辑或电路来控制到PLL 314的AVDD 315而不影响本发明的工作。
图4示出根据本发明的一个实施例的存储器单元390的框图400。为了图示的简单和清晰，图4仅示出用于差分时钟对CLK 402和CLK#404之一的逻辑。相关领域的技术人员将容易认识到如何将本文公开的本发明的实施例应用到CLK 402和CLK#404两者并且它将不在本文讨论。框图400示出存储器单元390中的DLL 410。为了图示的简单和清晰，图4中未示出例如存储器单元390的存储体的其它模块或元件。
在本发明的一个实施例中，存储器单元390具有促进在不进入或退出自刷新或预充电掉电操作模式的情况下进入或退出异步操作模式的逻辑。例如，在本发明的一个实施例中，存储器单元390具有与门420以启用或禁用输入差分时钟CLK 402/CLK#404和DLL 410之间的连接。在本发明的其它实施例中，能使用例如与非(NAND)门的其它类型的逻辑。相关领域的技术人员将认识到如何使用备选的逻辑来启用或禁用输入差分时钟CLK 402/CLK#404和DLL 410之间的连接而不影响本发明的工作。
与门420具有连接到来自解码逻辑440的启用信号450的输入信号。在本发明的一个实施例中，存储器单元390经由命令线路406接收命令信号以启用或禁用DLL 410。存储器单元390中的解码逻辑440接收该命令信号并在解码所接收的命令信号之后生成适当的启用信号450以启用或禁用与门420。例如，当解码逻辑440解码出所接收的命令信号是启用或激活DLL 410时，解码逻辑440使启用信号450有效以允许输入差分时钟CLK 402/CLK#404经过与门420到达DLL 410。
类似地，当解码逻辑440解码出所接收的命令信号是禁用或去活DLL410时，解码逻辑440使启用信号450无效以阻止或停止输入差分时钟CLK 402/CLK#404经过与门420到达DLL 410。当没有提供到DLL 410的输入时钟时，DLL 410被禁用或去活。通过禁用DLL 410，将DLL 410的功率消耗降低到静态功率消耗。
在本发明的一个实施例中，存储器单元390具有忽视DLL 410的输出时钟作为对存储器单元390的内部时钟树(clock tree)的输入时钟的逻辑。例如，在本发明的一个实施例中，存储器单元390具有复用器430，复用器430在输入差分时钟CLK 402/CLK#404和DLL 410的输出差分时钟作为对存储器单元390的内部时钟树480的输入差分时钟CLK 462/CLK#464之间进行选择。解码逻辑440生成到复用器430的忽视信号452以在输入差分时钟CLK 402/CLK#404和DLL 410的输出差分时钟作为对存储器单元390的内部时钟树480的输入差分时钟CLK462/CLK#464之间进行选择。
在本发明的一个实施例中，存储器单元390经由命令线路406接收命令信号以将DLL 410设置在忽视或正常模式中。存储器单元390中的解码逻辑440接收该命令信号并在解码所接收的命令信号之后生成适当的启用信号450和/或忽视信号452以将DLL 410设置在忽视或正常模式中。例如，当解码逻辑440解码出所接收的命令信号是将DLL 410设置在忽视模式中时，解码逻辑440使忽视信号452对复用器430有效以选择输入差分时钟CLK 402/CLK#404作为对存储器单元390的内部时钟树480的输入差分时钟CLK 462/CLK#464。解码逻辑440可以可选地使启用信号450无效以去活DLL410。
类似地，当解码逻辑440解码出所接收的命令信号是将DLL 410设置在正常模式中时，解码逻辑440使启用信号450有效以激活DLL 410。在DLL被锁定之后，解码逻辑440使忽视信号452对复用器430无效以选择DLL 410的输出差分时钟作为对存储器单元390的内部时钟树480的输入差分时钟CLK 462/CLK#464。JEDEC DDR3SDRAM标准指定DDR3SDRAM在进入异步模式之前必须进入自刷新或预充电掉电模式，并且反之亦然。在本发明的一个实施例中，存储器单元390能在不进入或退出自刷新或预充电掉电操作模式的情况下进入或退出异步操作模式。这是因为存储器单元390中的逻辑允许DLL 410被忽视并且当DLL410被忽视时存储器单元390在异步模式中操作。
图5A示出根据本发明的一个实施例的将时钟电路的操作模式从正常切换到忽视模式的流程图500。为了图示的清晰，图5A参照图3A来讨论。相关领域的技术人员将容易认识到将时钟电路的操作模式从正常转换到忽视模式的序列适用于本文公开的本发明的其它实施例。
在PLL 314的正常操作模式中，忽视信号324是无效的，即，复用器318选择PLL 314的输出差分时钟作为对存储器单元390的输入差分时钟CLK 350/CLK#352。此外，启用信号322是有效的并且PLL 314被激活或启用。
在步骤502中，解码逻辑320使忽视信号324有效。例如，在本发明的一个实施例中，存储器控制器305经由命令线路144将命令信号发送到带寄存器的存储器模块306以对存储器单元390忽视PLL 314的输出时钟。解码逻辑320解码所接收的命令信号并使忽视信号324对复用器318有效以选择输入差分时钟CLK 140/CLK#142作为对存储器单元390的输入时钟。当步骤502完成时，存储器控制器305能在异步模式中操作带寄存器的存储器模块306。
在步骤504，解码逻辑使启用信号322无效。例如，在本发明的一个实施例中，存储器控制器305经由命令线路144将命令信号发送到带寄存器的存储器模块306以禁用PLL 314。解码逻辑320解码命令144并且使启用信号322对与门316无效以阻止输入差分时钟CLK 140/CLK#142到达PLL 314。当步骤504完成时，由于没有输入时钟到PLL 314，PLL 314被禁用或去活。
在本发明的一个实施例中，存储器控制器305发送单个命令信号将带寄存器的存储器模块306从正常切换到忽视模式并且禁用PLL 314，即，不要求发送忽视PLL 314的输出时钟作为对存储器单元390的输入时钟的命令和发送禁用PLL 314的另一命令。例如，在本发明的一个实施例中，存储器控制器305将命令信号发送到带寄存器的存储器模块306以将带寄存器的存储器模块306的操作模式从正常切换到忽视模式。解码逻辑320解码该命令信号并且确定该命令信号中存在将带寄存器的存储器模块306从正常切换到忽视模式并禁用PLL 314的指示。解码逻辑320基于该指示来执行502和504的步骤。在本发明的一个实施例中，该指示是由解码逻辑320读取的命令寄存器中的寄存器位。相关领域的技术人员将容易认识到存储器控制器305能使用其它方法来通知带寄存器的存储器模块306将其操作从正常切换到忽视模式并禁用PLL 314，并且能使用这些其它方法而不影响本发明的工作。
图5B示出根据本发明的一个实施例的将时钟电路的操作模式从忽视切换到正常模式的流程图550。为了图示的清晰，图5A参照图4来讨论。相关领域的技术人员将容易认识到将时钟电路的操作模式从忽视转换到正常模式的序列适用于本文公开的本发明的其它实施例。
在DLL 410的忽视操作模式中，忽视信号452是有效的，即，复用器430选择DLL 410的输入差分时钟CLK 402/CLK#404作为对存储器单元390的内部时钟树480的输入差分时钟CLK 462/CLK#464。DLL410在忽视操作模式中能够是激活的或去活的。
在步骤552中，如果启用信号450不是有效的，则解码逻辑440使启用信号450有效。例如，在本发明的一个实施例中，解码逻辑450经由命令线路406接收命令信号以激活DLL 410。解码逻辑440解码所接收的命令信号并使启用信号450对与门420有效以允许输入差分时钟CLK 402/CLK#404到达DLL 410。
在步骤554中，流程550等待DLL 410获取锁定信号。在本发明的一个实施例中，将锁定信号发送到解码逻辑440。在本发明的另一个实施例中，将锁定信号发送到与存储器单元390耦合的存储器控制器或存储器寄存器。在步骤556中，流程550检查DLL 410是否已经获取锁定信号，即，DLL 410锁定到输入差分时钟CLK 402/CLK#404。如果否，则流程550返回到步骤554。如果是，则解码逻辑440使忽视信号452无效并且流程结束。例如，在本发明的一个实施例中，解码逻辑440接收锁定信号并且使忽视信号452对复用器430无效以选择DLL 410的输出差分时钟作为对存储器单元390的内部时钟树480的输入差分时钟CLK462/CLK#464。在本发明的另一个实施例中，存储器控制器接收锁定信号并且经由命令线路406将命令信号发送到存储器单元390以将DLL 410的操作改变到正常模式中。解码逻辑接收该命令信号并且使忽视信号452对复用器430无效。
图5C示出根据本发明的一个实施例的将时钟电路的操作模式从忽视切换到正常模式的流程图580。为了图示的清晰，图5A参照图4来讨论。相关领域的技术人员将容易认识到将时钟电路的操作模式从忽视转换到正常模式的序列适用于本文公开的本发明的其它实施例。
在DLL 410的忽视操作模式中，忽视信号452是有效的，即，复用器430选择DLL 410的输入差分时钟CLK 402/CLK#404作为对存储器单元390的内部时钟树480的输入差分时钟CLK 462/CLK#464。DLL410在忽视操作模式中能够是激活的或去活的。
在步骤582中，如果启用信号450不是有效的，则解码逻辑440使启用信号450有效。例如，在本发明的一个实施例中，解码逻辑450经由命令线路406接收命令信号以激活DLL 410。解码逻辑440解码所接收的命令信号并使启用信号450对与门420有效以允许输入差分时钟CLK 402/CLK#404到达DLL 410。
在步骤584中，流程550等待用于PLL/DLL的锁定时间。例如，在本发明的一个实施例中，在使启用信号450有效之后，与DLL 410耦合的存储器控制器等待512个周期或递减计数512个周期。在本发明的另一个实施例中，在使启用信号450有效之后，与PLL 410耦合的存储器控制器递减计数六个微秒。设置用于PLL/DLL的锁定时间使得PLL/DLL被给予充足的时间来获取锁定信号。例如，在本发明的一个实施例中，在考虑例如操作温度、工艺角(process corner)和诸如此类的因素之后，用于PLL/DLL的锁定时间被设置成对于特定PLL/DLL获取锁定信号所要求的最大时间。相关领域的技术人员将容易认识到如何使用其它方法来设置用于PLL/DLL的锁定时间而不影响本发明的工作。
在步骤588中，解码逻辑440使忽视信号452无效并且流程结束。例如，在本发明的一个实施例中，解码逻辑440经由命令线路406接收命令信号以使忽视信号452对复用器430无效。当忽视信号452无效时，DLL 410的输出差分时钟被设置作为对存储器单元390的内部时钟树480的输入差分时钟CLK 462/CLK#464。
图6A示出对现有技术的带寄存器的存储器模块120的写操作的现有技术的时序图600。为了图示的清晰，图6A参照图1来讨论。图6A中示出的写操作至少部分地符合JEDEC DDR3SDRAM标准。存储器控制器110将差分时钟CLK 140和CLK#142发送到PLL 124。当CLK 140的正边沿与CLK#142的负边沿交叉时，存储器寄存器122经由命令线路144从存储器控制器110采样或读取命令信号。当CLK 140的正边沿与CLK#142的负边沿交叉时，如图6A中所示，存储器控制器110经由命令线路144发送列存取选通(CAS)信号。
存储器寄存器122将经由命令线路144所接收的CAS信号缓冲一个时钟周期并经由命令线路154对DRAM 126发送出所缓冲的CAS信号。经由命令线路154发送到DRAM 126的CAS信号在图6A中示出为在存储器控制器110经由命令线路144发送的CAS信号之后一个时钟周期。临界延迟(critical delay)605从所缓冲的CAS信号经由命令154发送到DRAM 126时的时间开始到时间610。临界延迟605由PLL 124来实施并被固定。在临界延迟605期间不允许存储器控制器110在数据线路160上发送任何数据。数据线路160上的数据在CLK 140和CLK#142的每个交叉上被读取或采样。存储器控制器110在时间610之后有一个时钟周期用于在数据线路160上将数据发送到DRAM 126。时间620示出其中写操作要开始的最晚时间。
图6B示出本发明的一个实施例中的对忽视模式中的带寄存器的存储器模块306的写操作的时序图650。为了图示的清晰，图6B参照图3A来讨论。图6B的时序图也适用于本文公开的本发明的其它实施例。将带寄存器的存储器模块306设置在忽视模式中，即，将差分时钟CLK 140和CLK#142设置为对DRAM 390的输入差分时钟CLK 350和CLK#352。当PLL 314被忽视时，存储器单元390所预期的临界延迟605不再固定在恒定延迟。在存储器控制器305经由命令线路144发送CAS信号之后，存储器单元390经由命令线路354接收的CAS信号能具有可变的延迟(通过以短划线所示的多个CAS信号来示出)。
如果存储器单元390遵循600的相同时序要求，它可能在正确序列中看不到数据。因此，为克服此问题，在本发明的一个实施例中，存储器控制器305和带寄存器的存储器模块306的写操作在对存储器单元390的写操作期间在将数据发送到存储器单元390之前允许可变数量的时钟周期过去。这允许存储器单元390对数据线路160上的数据的到达更为宽容。
图7示出现有技术的带寄存器的存储器模块120的切换序列710和根据本发明一个实施例的带寄存器的存储器模块306的切换序列750之间的比较。为了图示的清晰，切换序列710参照图1来讨论并且切换序列750参照图3A来讨论。相关领域的技术人员将容易认识到切换序列750适用于本文公开的本发明的其它实施例。
参照图1和图7，在切换序列710中，现有技术的带寄存器的存储器模块120的PLL 124能在事件712中被禁用，即，时钟CLK 140和CLK#142都驱动为低或都驱动为高，或能以非标准操作频率来运行。例如，JEDEC DDR3 SDRAM标准指定现有技术的带寄存器的存储器模块120的正常操作频率是400兆赫(Mhz)、533Mhz或667Mhz。如JEDEC DD3SDRAM标准中所指定的，PLL 124还能锁定到在最小值到最大值范围之内的非标准频率中，该范围对于一类的寄存器是从300MHz到670MHz。在时间702，存储器控制器110将现有技术的带寄存器的存储器模块120切换到同步模式中，并且PLL 124开始锁定到输入差分时钟CLK 140/CLK#142。当PLL 124在事件714中正在锁定时，现有技术的带寄存器的存储器模块120是不可操作的。锁定PLL 124所要求的时间变化并且在切换序列710中将它示出为六个微秒。在时间704锁定PLL 124之后，现有技术的带寄存器的存储器模块120在事件716中在高功率模式中同步地操作。在事件718中，存储器控制器110将带寄存器的存储器模块120切换到异步模式中。当从同步转变到异步模式时没有封锁(black out)期。无论何时它从异步切换到同步模式，现有技术的带寄存器的存储器模块120均是不可操作的。这降低了现有技术的带寄存器的存储器模块120的效率。
根据本发明的一个实施例，参照图3A和图7，在切换序列750中，带寄存器的存储器模块306在事件752中正在低功率模式中异步地操作。在事件752中，PLL 314是去活的并在忽视模式中，即，启用信号322是无效的并且忽视信号324是有效的。在事件752中存储器控制器305异步地操作带寄存器的存储器模块306。在时间702，存储器控制器305将带寄存器的存储器模块306切换到同步模式中，并且当解码逻辑320使启用信号322有效时，PLL 314开始锁定到输入差分时钟CLK 140/CLK#142。当PLL 314在事件754中正在锁定时，带寄存器的存储器模块306是在异步模式中可操作的。在时间704锁定PLL 314之后，当解码逻辑320使忽视信号324无效时，在事件756中带寄存器的存储器模块306在高功率模式中同步地操作。
在事件758中，当解码逻辑320使忽视信号324有效并且使启用信号322无效时，存储器控制器305将带寄存器的存储器模块306切换到异步模式中。在本发明的一个实施例中，带寄存器的存储器模块306优于现有技术的带寄存器的存储器模块120，因为从同步转变到异步模式时没有封锁期。这增加了带寄存器的存储器模块306的效率。事件760示出存储器单元390中的DLL要锁定到其输入时钟所要求的512个周期的最小时间。
图8示出现有技术DRAM 126的切换序列810和根据本发明一个实施例的存储器单元390的切换序列850之间的比较。为了图示的清晰，切换序列810参照图1来讨论，并且切换序列850参照图3A和图4来讨论。相关领域的技术人员将容易认识到切换序列850适用于本文公开的本发明的其它实施例。
参照图1和图8，在切换序列810中，现有技术的DRAM 126正在自更新或预充电掉电模式812中操作。现有技术的DRAM 126至少部分地符合JEDEC DDR3 SDRAM标准，并且在自刷新或预充电掉电模式812中，现有技术的DRAM 126中的DLL被关闭。在时间802，存储器控制器110将现有技术的DRAM 126切换到同步模式中，并且DLL开始锁定到输入差分时钟CLK 150/CLK#152。当在事件814中DLL正在锁定时，存储器控制器110不能对现有技术的DRAM 126执行异步读操作并且只能对现有技术的DRAM 126执行异步写操作。锁定DLL 124所要求的最小时间根据JEDEC DDR3 SDRAM标准被指定为512个周期，并且可能需要多于512个周期以便锁定DLL。在时间804锁定DLL之后，在事件816中现有技术的DRAM 126同步地操作。无论何时现有技术的DRAM126从自刷新或预充电掉电切换到同步模式，在事件814中都存在其中现有技术的DRAM 126不能被异步地读取的时期。这降低了现有技术的DRAM 126的效率。
根据本发明的一个实施例，参照图3A、图4和图8，在切换序列850中，存储器单元390正在自刷新或预充电掉电模式852中操作。在自刷新模式或预充电掉电中，通过解码逻辑440使启用信号450无效，关断存储器单元390中的DLL 410。在时间802，存储器控制器305将存储器单元390切换到同步模式中，并且当解码逻辑440使启用信号450有效时，DLL 410开始锁定到输入差分时钟CLK 350/CLK#352。当存储器单元390在忽视模式中(即，忽视信号452是有效的)时，存储器控制器305能够对存储器单元390执行异步读和写操作。在时间804锁定DLL410之后，当解码逻辑450使忽视信号452无效时，在事件856中存储器单元390同步地操作。无论何时存储器单元390从自刷新或预充电掉电切换到同步模式，存储器单元390能被异步地读和写。此外，也不存在为了关断DLL 410而进入存储器390的自刷新或预充电掉电模式的需要。这增加了DRAM 390的效率。
虽然描述了公开的主题的实施例的示例，但相关领域的技术人员将容易认识到可备选地使用实现公开的主题的许多其它方法。在前面的描述中，已经描述公开的主题的各个方面。为了解释的目的，陈述了具体数量、系统和配置，以便提供主题的透彻理解。然而，对于受益于本公开的相关领域的技术人员明显的是，可无需这些具体细节而实践主题。在其它情况下，公知的特征、组件或模块被省略、简化、组合或划分以免模糊公开的主题。
本文使用的术语“是可操作的”指的是当装置或系统处于脱离供电(off-powered)状态中时装置、系统、协议等能够操作或适于操作用于其期望的功能性。公开的主题的各种实施例可以在硬件、固件、软件或它们的组合中实现，并且可以参考或结合程序代码来描述，所述程序代码例如指令、函数、过程、数据结构、逻辑、应用程序、用于模拟、仿真和设计的制造的设计表示或格式，其在被机器访问时导致所述机器执行任务、定义抽象数据类型或低级硬件上下文或产生结果。
图中所示的技术能使用在例如通用计算机或计算装置的一个或多个计算装置上存储和执行的代码和数据来实现。此类计算装置使用机器可读媒体(内部地和通过网络与其它计算装置)交流和存储代码和数据，所述机器可读媒体例如机器可读的存储媒体(例如，磁盘；光盘；随机存取存储器；只读存储器；闪速存储器装置；相变存储器)和机器可读的通信媒体(例如，电的、光的、声的或其它形式的传播信号-例如载波、红外信号、数字信号等)。
虽然已经参照说明性的实施例描述了公开的主题，但此描述并非旨在以限制性意义来解释。对于与公开的主题相关的领域的技术人员明显的主题的其它实施例以及这些说明性的实施例的各种修改被认为是位于公开的主题的范围之内。

Claims (23)

1.一种方法，包括：
激活时钟电路，其中所述时钟电路与存储器耦合；以及
当激活所述时钟电路时在异步模式中操作所述存储器。
2.如权利要求1所述的方法，其中所述时钟电路是与所述存储器耦合的存储器寄存器中的锁相环(PLL)和延迟锁定环路(DLL)之一。
3.如权利要求2所述的方法，其中激活所述时钟电路包括将输入时钟或电力提供到所述时钟电路。
4.如权利要求3所述的方法，其中在所述异步模式中操作所述存储器包括使得来自所述时钟电路的输出时钟能够被忽视作为对所述存储器的输入时钟，以及设置对所述时钟电路的输入时钟作为对所述存储器的输入时钟。
5.如权利要求4所述的方法，还包括：
确定所述时钟电路被锁定；以及响应于所述确定：
使得所述时钟电路的输出时钟不能被忽视作为对所述存储器的输入时钟，并且设置所述时钟电路的输出时钟作为对所述存储器的输入时钟；以及
在同步模式中操作所述存储器。
6.如权利要求4所述的方法，还包括：
确定所述时钟电路的锁定时间已经过去；以及响应于所述确定：
使得所述时钟电路的输出时钟不能被忽视作为对所述存储器的输入时钟，并且设置所述时钟电路的输出时钟作为对所述存储器的输入时钟；以及
在同步模式中操作所述存储器。
7.如权利要求4所述的方法，其中在所述异步模式中操作所述存储器还包括在对所述存储器的写操作期间，在将数据发送到所述存储器之前允许可变数量的时钟周期过去。
8.如权利要求1所述的方法，还包括确定接收到激活所述时钟电路的命令，并且其中激活所述时钟电路包括响应于所述确定来激活所述时钟电路。
9.一种设备，包括：
锁相环(PLL)，将差分时钟提供到存储器；以及
促进启用或禁用所述PLL而对所述存储器的操作无任何中断的逻辑。
10.如权利要求9所述的设备，其中促进启用或禁用所述PLL的所述逻辑包括在对所述PLL的输入差分时钟和所述PLL的输出差分时钟作为对所述存储器的提供的差分时钟之间进行选择的逻辑。
11.如权利要求9所述的设备，其中促进启用或禁用所述PLL的所述逻辑包括启用或禁用对所述PLL的输入差分时钟和所述PLL之间的连接的逻辑。
12.如权利要求9所述的设备，其中促进启用或禁用所述PLL的所述逻辑包括启用或禁用到所述PLL的电力的逻辑。
13.如权利要求9所述的设备，其中所述设备与外部逻辑耦合并且其中所述外部逻辑将启用或禁用到所述PLL的电力。
14.如权利要求9所述的设备，还包括解码逻辑，用于：
解码接收的命令；
确定所解码的接收的命令是启用或禁用所述PLL；以及
将一个或多个控制信号提供到促进启用或禁用所述PLL的所述逻辑。
15.如权利要求9所述的设备，其中所述存储器的操作包括对所述存储器的异步读和写操作。
16.如权利要求15所述的设备，其中在对所述存储器的异步写操作期间，在数据发送到所述存储器之前，所述设备将允许可变数量的时钟周期过去。
17.一种系统，包括：
存储器主机控制器；以及
存储器模块，与所述存储器主机控制器耦合，所述存储器模块包括：
促进在不进入或退出所述存储器模块的自刷新或预充电掉电操作模式的情况下进入或退出所述存储器模块的异步操作模式的逻辑。
18.如权利要求17所述的系统，其中所述存储器模块还包括将差分时钟提供到所述存储器模块的时钟树的延迟锁定环路(DLL)，并且其中促进进入或退出所述存储器模块的异步操作模式的所述逻辑包括在对所述DLL的输入差分时钟和所述PLL的输出差分时钟作为对所述存储器模块的时钟树的提供的差分时钟之间进行选择的逻辑。
19.如权利要求18所述的系统，其中促进进入或退出所述存储器模块的异步操作模式的所述逻辑包括启用或禁用对所述DLL的输入差分时钟和所述DLL之间的连接的逻辑。
20.如权利要求18所述的系统，其中促进进入或退出所述存储器模块的异步操作模式的所述逻辑包括启用或禁用到所述DLL的电力的逻辑。
21.如权利要求18所述的系统，其中所述存储器模块还包括解码逻辑，用于：
解码从所述存储器主机控制器接收的命令；
确定所接收的命令是启用或禁用所述DLL；以及
将一个或多个控制信号提供到促进启用或禁用所述DLL的所述逻辑。
22.如权利要求18所述的系统，其中所述存储器模块是双倍数据率同步动态随机存取存储器(DDR SDRAM)。
23.如权利要求18所述的系统，其中在所述存储器的异步操作模式期间，在数据发送到所述存储器模块之前，所述存储器主机控制器将允许可变数量的时钟周期过去。
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