CN101840901A - 无基岛静电释放圈引线框结构及其生产方法 - Google Patents

无基岛静电释放圈引线框结构及其生产方法 Download PDF

Info

Publication number
CN101840901A
CN101840901A CN201010165884A CN201010165884A CN101840901A CN 101840901 A CN101840901 A CN 101840901A CN 201010165884 A CN201010165884 A CN 201010165884A CN 201010165884 A CN201010165884 A CN 201010165884A CN 101840901 A CN101840901 A CN 101840901A
Authority
CN
China
Prior art keywords
pin
release ring
static release
metal substrate
back side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010165884A
Other languages
English (en)
Other versions
CN101840901B (zh
Inventor
王新潮
梁志忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN2010101658848A priority Critical patent/CN101840901B/zh
Publication of CN101840901A publication Critical patent/CN101840901A/zh
Application granted granted Critical
Publication of CN101840901B publication Critical patent/CN101840901B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及一种无基岛静电释放圈引线框结构及其生产方法,所述结构包括静电释放圈(1)和引脚(2),在所述静电释放圈(1)和引脚(2)的正面设置有第一金属层(4),在所述静电释放圈(1)和引脚(2)的背面设置有第二金属层(5),所述引脚(2)正面尽可能的延伸到静电释放圈(1)旁边,在所述引脚(2)外围的区域、引脚(2)与静电释放圈(1)之间的区域以及引脚(2)与引脚(2)之间的区域嵌置有无填料的塑封料(3),所述无填料的塑封料(3)将引脚下部外围、引脚(2)下部与静电释放圈(1)下部以及引脚(2)下部与引脚(2)下部连接成一体,且使所述静电释放圈(1)和引脚(2)背面尺寸小于静电释放圈(1)和引脚(1)正面尺寸。本发明的有益效果是:塑封体与金属脚的束缚能力大、降低成本、节能减炭以及减少废弃物。

Description

无基岛静电释放圈引线框结构及其生产方法
(一)技术领域
本发明涉及一种引线框结构及其生产方法。属于半导体封装技术领域。
(二)背景技术
传统的引线框结构主要有二种:
第一种:
采用金属基板的正面进行化学蚀刻及表面电镀层后,在金属基板的背面贴上一层耐高温的胶膜形成可以进行封装过程的引线框载体(如图14所示)。
第二种:
采用金属基板的正面进行化学蚀刻及表面电镀层后,即完成引线框的制作(如图15所示)。而引线框的背面则在封装过程中再进行背面蚀刻。
而上述的二种引线框在封装过程中存在了以下的不足点:
第一种:
1)此种引线框架因背面必须要贴上一层昂贵可抗高温的胶膜。所以直接增加了高昂的成本。
2)也因为此种引线框架的背面必须要贴上一层可抗高温的胶膜,所以在封装过程中的装片工艺只能使用导电或是不导电的树脂工艺,而完全不能采用共晶工艺以及软焊料的工艺进行装片,所以可选择的产品种类就有较大的局限性。
3)又因为此种引线框架的背面必须要贴上一层可抗高温的胶膜,而在封装过程中的球焊键合工艺中,因为此可抗高温的胶膜是软性材质,所以造成了球焊键合参数的不稳定,严重的影响了球焊的质量与产品可靠度的稳定性。
4)再因为此种引线框架的背面必须要贴上一层可抗高温的胶膜,而在封装过程中的塑封工艺过程,因为塑封的高压关系很容易造成引线框架与胶膜之间渗入塑封料,而将原本应属金属脚是导电的型态因为渗入了塑封料反而变成了绝缘脚(如图16所示)。
第二种:
此种引线框架结构在金属基板正面进行了半蚀刻工艺,虽然可以解决第一种引线框架的问题,但是因为只在金属基板正面进行了半蚀刻工作,而在塑封过程中塑封料只有包覆住半只脚的高度,所以塑封体与金属脚的束缚能力就变小了,如果塑封体贴片到PCB板上不是很好时,再进行返工重贴,就容易产生掉脚的问题(如图17所示)。
尤其塑封料的种类是采用有填料时候,因为材料在生产过程的环境与后续表面贴装的应力变化关系,会造成金属与塑封料产生垂直型的裂缝,其特性是填料比例越高则越硬越脆越容易产生裂缝。
另外,由于芯片与引脚之间的距离较远,如图18~19所示,金属线的长度较长,金属线成本较高(尤其是昂贵的纯金质的金属线);同样由于金属线的长度较长,使得芯片的信号输出速度较慢(由其是存储类的产品以及需要大量数据的计算,更为突出);也同样由于金属线的长度较长,所以金属线所存在的寄生电阻/寄生电容与寄生电杆对信号的干扰也较高;再由于芯片与引脚之间的距离较远,使得封装的体积与面积较大,材料成本较高,废弃物较多。
(三)发明内容
本发明的目的在于克服上述不足,提供一种降低封装成本、可选择的产品种类广、球焊的质量与产品可靠度的稳定性好、塑封体与金属脚的束缚能力大的无基岛静电释放圈引线框结构及其生产方法。
(三)发明内容
本发明的目的是这样实现的:一种无基岛静电释放圈引线框结构,包括静电释放圈和引脚,在所述静电释放圈和引脚的正面设置有第一金属层,在所述静电释放圈和引脚的背面设置有第二金属层,所述引脚正面尽可能的延伸到静电释放圈旁边,在所述引脚外围的区域、引脚与静电释放圈之间的区域以及引脚与引脚之间的区域嵌置有无填料的塑封料,所述无填料的塑封料将引脚下部外围、引脚下部与静电释放圈下部以及引脚下部与引脚下部连接成一体,且使所述静电释放圈和引脚背面尺寸小于静电释放圈和引脚正面尺寸,形成上大下小的静电释放圈和引脚结构。
本发明无基岛静电释放圈引线框结构的生产方法,所述方法包括以下工艺步骤:
步骤一、取金属基板
步骤二、贴膜作业
利用贴膜设备在金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜,
步骤三、金属基板正面去除部分光刻胶膜
利用曝光显影设备将步骤二完成贴膜作业的金属基板正面进行曝光显影去除部分光刻胶膜,以露出金属基板上后续需要进行半蚀刻的区域,
步骤四、金属基板正面半蚀刻
对步骤三中金属基板正面去除部分光刻胶膜的区域进行半蚀刻,在金属基板正面形成凹陷的半蚀刻区域,同时相对形成静电释放圈和引脚的背面,
步骤五、金属基板正背面揭膜作业
将金属基板正面余下的光刻胶膜和背面的光刻胶膜揭除。
步骤六、金属基板正面半蚀刻区域填涂无填料的软性填缝剂
在步骤四金属基板正面形成凹陷的半蚀刻区域,填涂上无填料的软性填缝剂,并同时进行烘烤,促使无填料的软性填缝剂固化成无填料的塑封料。
步骤七、金属基板正背面贴膜作业
利用贴膜设备在已完成填涂无填料的软性填缝剂作业的金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜,
步骤八、去除部分光刻胶膜
在金属基板的正面及背面去除部分光刻胶膜,用意是露出静电释放圈和引脚的背面以及正面。
步骤九、镀金属层
在步骤八露出的静电释放圈和引脚的背面镀上第二金属层,在静电释放圈和引脚的正面镀上第一金属层
步骤十、去除金属基板背面部分光刻胶膜
去除金属基板背面部分光刻胶膜,以露出金属基板背面引脚外围的区域、引脚与静电释放圈之间的区域以及引脚与引脚之间的区域,
步骤十一、金属基板背面半蚀刻
在金属基板的背面对不被光刻胶膜覆盖的区域即步骤四余下部分的金属蚀刻出所述的静电释放圈和引脚的正面,同时将金属脚正面尽可能的延伸到静电释放圈旁边,且使所述静电释放圈和引脚背面尺寸小于静电释放圈和引脚正面尺寸,形成上大下小的静电释放圈和引脚结构。
步骤十二、金属基板正背面揭膜作业
将金属基板正面和背面余下的光刻胶膜揭除。
本发明的有益效果是:
1)此种引线框的背面不须要贴上一层昂贵可抗高温的胶膜。所以直接降低了高昂的成本。
2)也因为此种引线框架的背面不须要贴上一层可抗高温的胶膜,所以在封装过程中的装片工艺除了能使用导电或是不导电的树脂工艺外,还能采用共晶工艺以及软焊料的工艺进行装片,所以可选择的产品种类就广。
3)又因为此种引线框架的背面不须要贴上一层可抗高温的胶膜,确保了球焊键合参数的稳定性,保证了球焊的质量与产品可靠度的稳定性。
4)再因为此种引线框架不须要贴上一层可抗高温的胶膜,而在封装过程中的塑封工艺过程,完全不会造成引线框与胶膜之间渗入塑封料。
5)由于在所述金属脚(引脚)与金属脚间的区域嵌置有无填料的软性填缝剂,该无填料的软性填缝剂与在塑封过程中的常规有填料塑封料一起包覆住整个金属脚的高度,所以塑封体与金属脚的束缚能力就变大了,不会再有产生掉脚的问题。
6)由于采用了正面与背面分开蚀刻作业的方法,所以在蚀刻作业中可形成背面金属脚的尺寸稍小而正面金属脚尺寸稍大的结构,而同个金属脚的上下大小不同尺寸在被无填料的塑封料所包覆的更紧更不容易产生滑动而掉脚。
7)由于应用了背面与正面分开蚀刻的技术,所以能够将引线框正面的引脚尽可能的延伸到静电释放圈的旁边,促使芯片与引脚距离大幅的缩短,如图20~21所示,如此金属线的成本也可以大幅的降低(尤其是昂贵的纯金质的金属线)。
8)也因为金属线的缩短使得芯片的信号输出速度也大幅的增速(尤其存储类的产品以及需要大量数据的计算,更为突出),由于金属线的长度变短了,所以金属线所存在的寄生电阻/寄生电容与寄生电杆对信号的干扰也大幅度的降低。
9)因运用了引脚的延伸技术,所以可以容易的制作出高脚数与高密度的脚与脚之间的距离,使得封装的体积与面积可以大幅度的缩小。
10)因为将封装后的体积大幅度的缩小,更直接的体现出材料成本大幅度的下降与因为材料用量的减少也大幅度的减少废弃物环保的困扰。
(四)附图说明
图1~12为本发明无基岛多圈脚静电释放圈引线框的生产方法各工序示意图。
图13为本发明无基岛静电释放圈引线框结构示意图。
图14为以往在金属基板的背面贴上一层耐高温的胶膜图作业。
图15为以往采用金属基板的正面进行化学蚀刻及表面电镀层作业图。
图16为以往形成绝缘脚示意图。
图17为以往形成的掉脚图。
图18为以往的封装结构示意图。
图19为18的俯视图。
图20为采用本发明引线框的封装结构示意图。
图21为20的俯视图。
图中附图标记:
静电释放圈1、引脚2、无填料的塑封料3、第一金属层4、第二金属层5、金属基板6、光刻胶膜7和8、半蚀刻区域9、光刻胶膜10和11。
(五)具体实施方式
本发明无基岛多圈脚静电释放圈引线框生产方法如下:
步骤一、取金属基板
参见图1,取一片厚度合适的金属基板6。金属基板6的材质可以依据芯片的功能与特性进行变换,例如:铜、铝、铁、铜合金或镍铁合金等。
步骤二、贴膜作业
参见图2,利用贴膜设备在金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜7和8,以保护后续的蚀刻工艺作业。
步骤三、金属基板正面去除部分光刻胶膜
参见图3,利用曝光显影设备将步骤二完成贴膜作业的金属基板正面进行曝光显影去除部分光刻胶膜,以露出金属基板上后续需要进行半蚀刻的区域。
步骤四、金属基板正面半蚀刻
参见图4,对步骤三中金属基板正面去除部分光刻胶膜的区域进行半蚀刻,在金属基板正面形成凹陷的半蚀刻区域9,同时相对形成静电释放圈1和引脚2的背面,其用意主要是避免在后续作业中出现溢胶。
步骤五、金属基板正背面揭膜作业
参见图5,将金属基板正面余下的光刻胶膜和背面的光刻胶膜揭除。
步骤六、金属基板正面半蚀刻区域填涂无填料的软性填缝剂
参见图6,在步骤四金属基板正面形成凹陷的半蚀刻区域9,填涂上无填料的软性填缝剂,并同时进行烘烤,促使无填料的软性填缝剂固化成无填料的塑封料3。
步骤七、金属基板正背面贴膜作业
参见图7,利用贴膜设备在已完成填涂无填料的软性填缝剂作业的金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜10和11,以保护后续的镀金属层工艺作业。
步骤八、去除部分光刻胶膜
参见图8,在金属基板的正面及背面去除部分光刻胶膜,用意是露出静电释放圈和引脚的背面以及正面。
步骤九、镀金属层
参见图9,在步骤八露出的静电释放圈和引脚的背面镀上第二金属层5,在静电释放圈和引脚的正面镀上第一金属层4,以利后续焊线时金属线与芯片区和打线内脚区之间能更加紧密、牢固的接合,同时增加在包封工艺中促使有填料的塑封料间的结合度。而金属层的成分会因不同的芯片材质可以是采用金镍金、金镍铜镍金、镍钯金、金镍钯金、镍金、银或锡等。
步骤十、去除金属基板背面部分光刻胶膜
参见图10,去除金属基板背面部分光刻胶膜,以露出金属基板背面引脚外围的区域、引脚与静电释放圈之间的区域以及引脚与引脚之间的区域,
步骤十一、金属基板背面半蚀刻
参见图11,在金属基板的背面对不被光刻胶膜覆盖的区域即步骤四余下部分的金属蚀刻出所述的静电释放圈和引脚的正面,同时将金属脚正面尽可能的延伸到静电释放圈旁边,且使所述静电释放圈和引脚背面尺寸小于静电释放圈和引脚正面尺寸,形成上大下小的静电释放圈和引脚结构。
步骤十二、金属基板正背面揭膜作业
参见图12,将金属基板正面和背面余下的光刻胶膜揭除。
最后成品参见图13:图13中,静电释放圈1、引脚2、无填料的塑封料3、第一金属层4和第二金属层5,由图13可以看出,本发明无基岛静电释放圈引线框结构,包括静电释放圈1和引脚2,所述引脚2正面尽可能的延伸到静电释放圈1旁边,在所述静电释放圈1和引脚2的正面设置有第一金属层4,在所述静电释放圈1和引脚2的背面设置有第二金属层5,在所述引脚2外围的区域、引脚2与静电释放圈1之间的区域以及引脚2与引脚2之间的区域嵌置有无填料的塑封料3,所述无填料的塑封料3将引脚下部外围、引脚2下部与静电释放圈1下部以及引脚2下部与引脚2下部连接成一体,且使所述静电释放圈和引脚背面尺寸小于静电释放圈和引脚正面尺寸,形成上大下小的静电释放圈和引脚结构。
本发明可因芯片功能的需要在上述引脚2的正面进行全部区域电镀第一金属层4或是局部区域电镀第一金属层4的制作。

Claims (2)

1.一种无基岛静电释放圈引线框结构,包括静电释放圈(1)和引脚(2),在所述静电释放圈(1)和引脚(2)的正面设置有第一金属层(4),在所述静电释放圈(1)和引脚(2)的背面设置有第二金属层(5),其特征在于:所述引脚(2)正面延伸到静电释放圈(1)旁边,在所述引脚(2)外围的区域、引脚(2)与静电释放圈(1)之间的区域以及引脚(2)与引脚(2)之间的区域嵌置有无填料的塑封料(3),所述无填料的塑封料(3)将引脚下部外围、引脚(2)下部与静电释放圈(1)下部以及引脚(2)下部与引脚(2)下部连接成一体,且使所述静电释放圈(1)和引脚(2)背面尺寸小于静电释放圈(1)和引脚(1)正面尺寸,形成上大下小的静电释放圈和引脚结构。
2.一种如权利要求1所述的无基岛多圈脚静电释放圈引线框的生产方法,其特征在于所述方法包括以下工艺步骤:
步骤一、取金属基板
步骤二、贴膜作业
利用贴膜设备在金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜,
步骤三、金属基板正面去除部分光刻胶膜
利用曝光显影设备将步骤二完成贴膜作业的金属基板正面进行曝光显影去除部分光刻胶膜,以露出金属基板上后续需要进行半蚀刻的区域,
步骤四、金属基板正面半蚀刻
对步骤三中金属基板正面去除部分光刻胶膜的区域进行半蚀刻,在金属基板正面形成凹陷的半蚀刻区域,同时相对形成静电释放圈和引脚的背面,
步骤五、金属基板正背面揭膜作业
将金属基板正面余下的光刻胶膜和背面的光刻胶膜揭除。
步骤六、金属基板正面半蚀刻区域填涂无填料的软性填缝剂
在步骤四金属基板正面形成凹陷的半蚀刻区域,填涂上无填料的软性填缝剂,并同时进行烘烤,促使无填料的软性填缝剂固化成无填料的塑封料。
步骤七、金属基板正背面贴膜作业
利用贴膜设备在已完成填涂无填料的软性填缝剂作业的金属基板的正面及背面分别贴上可进行曝光显影的光刻胶膜,
步骤八、去除部分光刻胶膜
在金属基板的正面及背面去除部分光刻胶膜,用意是露出静电释放圈和引脚的背面以及正面,
步骤九、镀金属层
在步骤八露出的静电释放圈和引脚的背面镀上第二金属层,在静电释放圈和引脚的正面镀上第一金属层,
步骤十、去除金属基板背面部分光刻胶膜
去除金属基板背面部分光刻胶膜,以露出金属基板背面引脚外围的区域、引脚与静电释放圈之间的区域以及引脚与引脚之间的区域,
步骤十一、金属基板背面半蚀刻
在金属基板的背面对不被光刻胶膜覆盖的区域即步骤四余下部分的金属蚀刻出所述的静电释放圈和引脚的正面,同时将金属脚正面尽可能的延伸到静电释放圈旁边,且使所述静电释放圈和引脚背面尺寸小于静电释放圈和引脚正面尺寸,形成上大下小的静电释放圈和引脚结构,
步骤十二、金属基板正背面揭膜作业
将金属基板正面和背面余下的光刻胶膜揭除。
CN2010101658848A 2010-04-30 2010-04-30 无基岛静电释放圈引线框结构及其生产方法 Active CN101840901B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2010101658848A CN101840901B (zh) 2010-04-30 2010-04-30 无基岛静电释放圈引线框结构及其生产方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010101658848A CN101840901B (zh) 2010-04-30 2010-04-30 无基岛静电释放圈引线框结构及其生产方法

Publications (2)

Publication Number Publication Date
CN101840901A true CN101840901A (zh) 2010-09-22
CN101840901B CN101840901B (zh) 2011-10-05

Family

ID=42744184

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101658848A Active CN101840901B (zh) 2010-04-30 2010-04-30 无基岛静电释放圈引线框结构及其生产方法

Country Status (1)

Country Link
CN (1) CN101840901B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102723284A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723282A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装双面三维线路先蚀后封制造方法及其封装结构
CN102723289A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装单面三维线路先封后蚀制造方法及其封装结构
CN102723286A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装双面三维线路先封后蚀制造方法及其封装结构
CN102723283A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 双面三维线路芯片正装先蚀后封制造方法及其封装结构
CN102723290A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 单面三维线路芯片正装先封后蚀制造方法及其封装结构
CN102723280A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 单面三维线路芯片倒装先蚀后封制造方法及其封装结构
CN102723288A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片倒装单面三维线路先封后蚀制造方法及其封装结构
CN102760668A (zh) * 2012-06-09 2012-10-31 江苏长电科技股份有限公司 单面三维线路芯片倒装先封后蚀制造方法及其封装结构
CN102856212A (zh) * 2012-06-09 2013-01-02 江苏长电科技股份有限公司 双面三维线路芯片倒装先封后蚀制造方法及其封装结构
CN102908793A (zh) * 2012-10-25 2013-02-06 浙江大学 适于粘稠物系连续分离的卧式双轴蒸馏装置
WO2013078750A1 (en) * 2011-11-30 2013-06-06 Jiangsu Changjiang Electronics Technology Co. Ltd First-plating-then-etching quad flat no-lead (qfn) packaging structures and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060033184A1 (en) * 2004-08-11 2006-02-16 Park Hyung J Process and lead frame for making leadless semiconductor packages
CN201060865Y (zh) * 2007-07-15 2008-05-14 天水华天科技股份有限公司 无基岛引线框架
CN201417765Y (zh) * 2009-04-01 2010-03-03 苏州固锝电子股份有限公司 无基岛半导体芯片封装结构
CN201752008U (zh) * 2010-04-30 2011-02-23 江苏长电科技股份有限公司 无基岛静电释放圈引线框结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060033184A1 (en) * 2004-08-11 2006-02-16 Park Hyung J Process and lead frame for making leadless semiconductor packages
CN201060865Y (zh) * 2007-07-15 2008-05-14 天水华天科技股份有限公司 无基岛引线框架
CN201417765Y (zh) * 2009-04-01 2010-03-03 苏州固锝电子股份有限公司 无基岛半导体芯片封装结构
CN201752008U (zh) * 2010-04-30 2011-02-23 江苏长电科技股份有限公司 无基岛静电释放圈引线框结构

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013078750A1 (en) * 2011-11-30 2013-06-06 Jiangsu Changjiang Electronics Technology Co. Ltd First-plating-then-etching quad flat no-lead (qfn) packaging structures and method for manufacturing the same
CN102723286B (zh) * 2012-06-09 2013-11-27 江苏长电科技股份有限公司 芯片正装双面三维线路先封后蚀制造方法及其封装结构
CN102856212B (zh) * 2012-06-09 2015-02-11 江苏长电科技股份有限公司 双面三维线路芯片倒装先封后蚀制造方法及其封装结构
CN102856212A (zh) * 2012-06-09 2013-01-02 江苏长电科技股份有限公司 双面三维线路芯片倒装先封后蚀制造方法及其封装结构
CN102723283A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 双面三维线路芯片正装先蚀后封制造方法及其封装结构
CN102723290A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 单面三维线路芯片正装先封后蚀制造方法及其封装结构
CN102723280A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 单面三维线路芯片倒装先蚀后封制造方法及其封装结构
CN102723288A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片倒装单面三维线路先封后蚀制造方法及其封装结构
CN102760668A (zh) * 2012-06-09 2012-10-31 江苏长电科技股份有限公司 单面三维线路芯片倒装先封后蚀制造方法及其封装结构
CN102723286A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装双面三维线路先封后蚀制造方法及其封装结构
CN102723289A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装单面三维线路先封后蚀制造方法及其封装结构
CN102723288B (zh) * 2012-06-09 2013-09-04 江苏长电科技股份有限公司 芯片倒装单面三维线路先封后蚀制造方法及其封装结构
CN102723282A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装双面三维线路先蚀后封制造方法及其封装结构
CN102723289B (zh) * 2012-06-09 2013-09-04 江苏长电科技股份有限公司 芯片正装单面三维线路先封后蚀制造方法及其封装结构
CN102723283B (zh) * 2012-06-09 2013-10-09 江苏长电科技股份有限公司 双面三维线路芯片正装先蚀后封制造方法及其封装结构
CN102723284A (zh) * 2012-06-09 2012-10-10 江苏长电科技股份有限公司 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723290B (zh) * 2012-06-09 2013-11-27 江苏长电科技股份有限公司 单面三维线路芯片正装先封后蚀制造方法及其封装结构
CN102723284B (zh) * 2012-06-09 2014-02-26 江苏长电科技股份有限公司 芯片正装单面三维线路先蚀后封制造方法及其封装结构
CN102723280B (zh) * 2012-06-09 2014-07-09 江苏长电科技股份有限公司 单面三维线路芯片倒装先蚀后封制造方法
CN102908793A (zh) * 2012-10-25 2013-02-06 浙江大学 适于粘稠物系连续分离的卧式双轴蒸馏装置

Also Published As

Publication number Publication date
CN101840901B (zh) 2011-10-05

Similar Documents

Publication Publication Date Title
CN101814482B (zh) 有基岛引线框结构及其生产方法
CN101840901B (zh) 无基岛静电释放圈引线框结构及其生产方法
CN101814481B (zh) 无基岛引线框结构及其生产方法
CN101814446B (zh) 基岛露出及多凸点基岛露出引线框结构及其先刻后镀方法
CN201752013U (zh) 芯片与无源器件直接置放多圈引脚方式封装结构
CN102420206B (zh) 先镀后刻四面无引脚封装结构及其制造方法
CN201681936U (zh) 无基岛无源器件封装结构
CN201838581U (zh) 四面无引脚封装结构
CN201752004U (zh) 芯片直接置放封装结构
CN101840902B (zh) 芯片直接置放引线框结构及其生产方法
CN201681895U (zh) 无基岛引线框结构
CN101853832B (zh) 基岛露出型及埋入型基岛引线框结构及其先刻后镀方法
CN201681890U (zh) 芯片直接置放引线框结构
CN201752008U (zh) 无基岛静电释放圈引线框结构
CN101826503B (zh) 下沉基岛及多凸点基岛引线框结构及其先刻后镀方法
CN201681896U (zh) 无基岛封装结构
CN201681893U (zh) 有基岛引线框结构
CN201752011U (zh) 无基岛多圈脚封装结构
CN201681897U (zh) 无基岛多圈脚静电释放圈封装结构
CN101826502B (zh) 基岛露出及下沉基岛露出型引线框结构及其先刻后镀方法
CN201681935U (zh) 无基岛多圈脚静电释放圈无源器件封装结构
CN201681933U (zh) 芯片与无源器件直接置放引脚方式封装结构
CN101853833B (zh) 埋入型基岛及多凸点基岛引线框结构及其先刻后镀方法
CN201681891U (zh) 芯片直接置放多圈引脚方式封装结构
CN201752006U (zh) 有基岛多圈脚封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20170111

Address after: Tianjin free trade zone (Dongjiang Bonded Port) No. 6865 North Road, 1-1-1802-7 financial and trade center of Asia

Patentee after: Xin Xin finance leasing (Tianjin) Co., Ltd.

Address before: 214434 Binjiang Middle Road, Jiangyin Development Zone, Jiangsu, China, 275

Patentee before: Jiangsu Changdian Sci. & Tech. Co., Ltd.

Effective date of registration: 20170111

Address after: Tianjin free trade zone (Dongjiang Bonded Port) No. 6865 North Road, 1-1-1802-7 financial and trade center of Asia

Patentee after: Xin Xin finance leasing (Tianjin) Co., Ltd.

Address before: 214434 Binjiang Middle Road, Jiangyin Development Zone, Jiangsu, China, 275

Patentee before: Jiangsu Changdian Sci. & Tech. Co., Ltd.

EE01 Entry into force of recordation of patent licensing contract
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20100922

Assignee: Jiangsu Changjiang Electronics Technology Co., Ltd.

Assignor: Xin Xin finance leasing (Tianjin) Co., Ltd.

Contract record no.: 2017320000152

Denomination of invention: Lead frame structure of static release ring without paddle and production method thereof

Granted publication date: 20111005

License type: Exclusive License

Record date: 20170614

Application publication date: 20100922

Assignee: Jiangsu Changjiang Electronics Technology Co., Ltd.

Assignor: Xin Xin finance leasing (Tianjin) Co., Ltd.

Contract record no.: 2017320000152

Denomination of invention: Lead frame structure of static release ring without paddle and production method thereof

Granted publication date: 20111005

License type: Exclusive License

Record date: 20170614

EC01 Cancellation of recordation of patent licensing contract
EC01 Cancellation of recordation of patent licensing contract

Assignee: JIANGSU CHANGJIANG ELECTRONICS TECHNOLOGY Co.,Ltd.

Assignor: Xin Xin finance leasing (Tianjin) Co., Ltd.

Contract record no.: 2017320000152

Date of cancellation: 20200416

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200424

Address after: 78 Changshan Road, Chengjiang Town, Jiangyin City, Wuxi City, Jiangsu Province

Patentee after: JIANGSU CHANGJIANG ELECTRONICS TECHNOLOGY Co.,Ltd.

Address before: 1-1-1802-7, North Zone, financial and Trade Center, No. 6865, Asia Road, Tianjin pilot free trade zone (Dongjiang Free Trade Port)

Patentee before: Xin Xin finance leasing (Tianjin) Co., Ltd.