CN101800540A - 锁定假锁判决电路 - Google Patents

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Abstract

本发明涉及一种锁定假锁判决电路，旨在提供一种锁定判决结果稳定可靠能提高码环的适应能力的锁定假锁判决电路。该锁定假锁判决电路由判决PN码跟踪环是否锁定的伪随机序列PN码跟踪环锁定判决电路和判决PN码跟踪环是否假锁的假锁判决电路组成，其中，PN码跟踪环锁定判决电路，用于对环路是否锁定进行准确判决；假锁判决电路，用于对假锁状态进行准确判决及快速恢复环路正常锁定。本发明将锁定判决和假锁判决相结合，利用扩频码的相关特性对码环工作情况进行准确判决，以及在码环假锁情况下对假锁状态进行准确判决及快速恢复正常锁定相关电路，有效解决了大动态信号输入带来的锁定判决和假锁判决困难的问题。

Description

锁定假锁判决电路
技术领域
本发明涉及一种主要用于大动态输入信号锁定判决的锁定假锁判决电路。
背景技术
目前，用于动态输入信号锁定判决的电路是采用图2所示的锁定假锁判决电路，该电路是将下变频后信号和PN码产生器输出的居中PN码序列相关解扩，解扩输出信号由积分清零滤波器进行平滑滤波取绝对值，并输入在比较器中进行比较。在PN码跟踪环锁定判决时，都是采用仅将PN码积分值同输入锁定判决门限值进行比较的。若积分值大于锁定门限，则判定码环锁定。这种方法存在下面三个方面的缺点：一是由于采用单一支路积分，其锁定门限值选定后能适应的输入信号性噪比范围比较小，弱信噪比下锁定判决不准，强信噪比下环路容易假锁，不能满足大动态输入信号的锁定判决需求；二是在强信噪比下，容易误判码环锁定，使码环错锁在码相关副峰上；三是在码环错锁的情况下，没有有效的判决纠错机制，不能使码环恢复正常锁定，锁定判决结果稳定可靠性差。
发明内容
为了克服现有码环锁定判决存在的上述缺陷，本发明的目的是提供一种提高码环适应能力和工作可靠性的锁定假锁判决电路。锁定判决结果稳定可靠，又能对假锁状态进行准确判决及快速恢复正常锁定的锁定假锁判决电路。以解决弱信噪比下锁定判决不准，强信噪比下环路容易假锁的问题。
本发明解决其技术问题所采用的技术方案是：一种锁定假锁判决电路，包括，通过比较器对环路是否锁定判决的PN码跟踪环锁定判决电路，其特征在于，还包括分别通过比较器并联结合的判决PN码跟踪环是否假锁的假锁判决电路，其中，PN码跟踪环锁定判决电路，用于对环路是否锁定进行准确判决；假锁判决电路，用于对环路的假锁状态进行准确判决及让处于假锁状态的环路快速恢复正常锁定。
本发明相比于现有技术具有如下有益效果：
锁定假锁判决电路是PN码跟踪环的关键组成部分。本发明利用PN码的自相关特性，对码环工作情况进行准确判决的PN码跟踪环锁定判决电路，以及在码环假锁情况下，对假锁状态进行准确判决及快速恢复正常锁定的假锁判决电路，两套电路相结合所构成的完整锁定假锁判决电路，结构简单，占用硬件资源较少，并提高了环路工作的可靠性。其中，利用PN码的自相关特性对码环工作情况进行准确判决电路，能大大提高环路能适应的性噪比范围；利用对假锁状态进行准确判决及快速恢复正常锁定相关电路，能有效解决大动态信号输入带来的锁定判决和假锁判决困难和的强信噪比下，环路容易假锁的问题。
附图说明
下面结合附图和实施例对本专利进一步说明。
图1是本发明锁定假锁判决电路原理示意图。
图2是现有的锁定假锁判决电路的组成框图。
具体实施方式
图1描述的锁定假锁判决电路的最佳实施例中，包括两套分别通过比较器相并联，用于对环路是否锁定进行准确判决的PN码跟踪环锁定判决电路，以及用于对假锁状态进行准确判决及快速恢复环路正常锁定的假锁判决电路。所述PN码跟踪环锁定判决电路由三路相关、积分电路和比较器组成。所述假锁判决电路由两路相关、积分电路和比较器，以及将输入的码钟信号输出推动PN码产生器的扣钟电路组成。
PN码跟踪环锁定判决电路将输入的下变频后信号，分为三路送入PN码跟踪环，分别与PN码产生器输出的超前、居中、滞后的三路PN码序列相关解扩，该解扩输出信号再分别由三路积分清零滤波器进行平滑滤波并取绝对值，并输入在比较器中进行比较。若居中支路的输出值分别都大于另两路输出值与锁定门限值的和，比较器输出码环锁定指示，并将锁定指示信号和锁定后的码钟送入上述假锁判决电路锁定。锁定后，假锁判决电路开始工作，利用锁定后的码钟和相同的PN码产生器，产生一路以积分时间为扣钟周期的PN码序列。该PN码序列与输入的下变频后信号相关解扩。当扣钟电路推动的PN码产生器对输入信号进行解扩后，再由积分清零滤波器进行平滑滤波并取绝对值后输出，同时，锁定判决电路输出的居中PN码序列与输入的下变频后信号相关解扩、平滑滤波和取绝对值后输出。
若扣钟电路的最终输出值大于设定假锁门限与锁定判决电路的最终输出值之和，则该假锁判决电路判定当前码环假锁，通过比较器对PN码跟踪环锁定判决电路PN产生器复位，将假锁判决电路的PN码复制到PN码跟踪环锁定判决电路PN码产生器。
当扣钟电路产生的PN码积分值大于锁定电路输出PN码的积分值，并且差值大于设定的假锁门限，假锁判决电路中的比较器则输出复位信号，将锁定电路的PN码复位为扣钟电路当前的PN码。
在锁定判决电路中，根据码片的自相关特性，在比较器中将居中码片相关积分值同超前一个码片和滞后一个码片的积分相关值作比较，居中支路的输出值分别都大于另两路输出值与锁定门限值的和，比较器才判定码环锁定。
扣钟电路用于将输入的码钟信号每隔一个PN码周期减少一个高脉冲，其输出用于推动假锁判决电路的PN码产生器。
上述电路作为PN码跟踪环的一部分，可以在可编程门阵列芯片FPGA芯片中实现，也可在ASIC芯片中实现，其结构简单，占用硬件资源较少。

Claims (7)

1.一种锁定假锁判决电路，包括，通过比较器判决环路是否锁定的PN码跟踪环锁定判决电路，其特征在于，还包括通过比较器判决PN码跟踪环是否假锁的假锁判决电路，其中，PN码跟踪环锁定判决电路，用于对环路是否锁定进行准确判决；假锁判决电路，用于对环路的假锁状态进行准确判决及让处于假锁状态的环路快速恢复正常锁定。
2.按权利要求1所述的锁定假锁判决电路，其特征在于：所述PN码跟踪环锁定判决电路由三路相关、积分电路和比较器组成。
3.按权利要求1或2所述的锁定假锁判决电路，其特征在于：所述的锁定判决电路将输入的下变频后信号，分为三路送入相关、积分电路，分别与PN码产生器输出的超前、居中、滞后的三路PN码序列相关解扩，再分别由三路积分清零滤波器进行平滑滤波并取绝对值，在比较器中进行比较，若居中支路的输出值分别都大于另两路输出值与锁定门限值的和，比较器输出码环锁定指示，并将锁定指示信号和锁定后的码钟送入上述假锁判决电路。
4.按权利要求3所述的锁定假锁判决电路，其特征在于：在锁定判决电路中，根据码片的自相关特性，在比较器中将居中码片相关积分值同超前一个码片和滞后一个码片的积分相关值作比较，居中支路的输出值分别都大于另两路输出值与锁定门限值的和，比较器才判定码环锁定。
5.按权利要求1所述的锁定假锁判决电路，其特征在于：所述假锁判决电路由两路相关、积分电路和比较器，以及将输入的码钟信号输出推动PN码产生器的扣钟电路组成，扣钟电路推动PN码产生器，通过相关器与积分、比较电路连接，相关器采用乘法器实现。
6.按权利要求1所述的锁定假锁判决电路，其特征在于：所述假锁判决电路，利用锁定后的码钟和相同的PN码产生器，产生一路以积分时间为扣钟周期的PN码序列，该PN码序列与输入的下变频后信号相关解扩，再由积分清零滤波器进行平滑滤波并取绝对值后输出，同时，锁定判决电路输出的居中PN码序列与输入的下变频后信号相关解扩、平滑滤波和取绝对值后输出，若扣钟电路的最终输出值大于设定假锁门限与锁定判决电路的最终输出值之和，则该假锁判决电路判定当前码环假锁，通过比较器对PN码跟踪环锁定判决电路PN产生器复位，将假锁判决电路的PN码复制到PN码跟踪环锁定判决电路PN产生器。
7.按权利要求6所述的锁定假锁判决电路，其特征在于：当扣钟电路产生的PN码积分值大于锁定电路输出PN码的积分值并且差值大于设定的假锁门限，假锁判决电路中的比较器则输出复位信号，将锁定电路的PN码复位为扣钟电路当前的PN码。
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