CN101800530A - 电源上电控制方法、控制装置和设备 - Google Patents

Abstract

本发明公开了一种电源上电控制方法、控制装置和设备。该方法包括：检测芯片的上电状态；所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为所述电源的上电延迟数据。该装置包括检测模块和调整模块。本发明实施例可根据芯片的工作状态自动调整芯片的电源的上电延迟数据，使得芯片的电源在调整后的上电延迟数据的上电顺序下上电时，可有效保证芯片准确上电和正常工作。

Description

电源上电控制方法、控制装置和设备

技术领域

本发明实施例涉及电源控制技术领域，尤其涉及一种电源上电控制方法、控制装置和设备。

背景技术

在通信系统中，各种电子设备采用的芯片的集成度越来越高，芯片也越来越复杂，芯片在上电或工作时可能需要多个电源进行供电，且对电源的上电时序有一定的要求，芯片只有在合适的上电顺序下上电时，芯片才能成功上电并正常地工作。

其中，DC-DC电源就是一种常见的电源变换模块，用于将外部电源变换成芯片所需的电源，以满足芯片的实际需要。由于芯片需要多个DC-DC电源供电，且各DC-DC电源的供电需要按照一定的时序进行上电，才可为芯片成功上电。目前，对各路DC-DC电源上电时序的控制通常采用通用的上电控制芯片实现，其中，上电控制芯片中设置有固定的上电时序，当上电控制芯片工作时，可按照其上固有的上电时序开启DC-DC电源，保证DC-DC电源的上电顺序可满足芯片的工作需要。

发明人在实现本发明的过程中发现，现有上电控制芯片上的上电时序是固定不变的，而由于DC-DC电源或工作芯片之间有差异，因此，对于不同DC-DC电源之间，以及不同的工作芯片之间，现有的上电控制芯片可能不兼容，导致上电控制芯片按照固定的上电时序开启DC-DC电源时，可能会导致芯片无法成功上电，从而影响芯片的正常工作。

发明内容

本发明实施例提供一种电源上电控制方法、控制装置和设备，可根据芯片的工作状态调整电源的上电顺序，以保证芯片的电源在调整后的上电顺序上电时，可准确地为芯片提供电源，保证芯片正常工作。

本发明实施例提供一种电源上电控制方法，包括：

检测芯片的上电状态；

所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据。

本发明实施例提供一种电源上电控制装置，包括：

检测模块，用于检测芯片的上电状态；

调整模块，用于所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据。

本发明实施例提供一种设备，包括：

芯片，

多个电源，与所述芯片连接，用于为所述芯片提供电源；

电源上电控制装置，用于根据电源的上电延迟数据控制所述多个电源顺序上电，以便所述多个电源在所述电源上电控制装置的控制下为所述芯片上电；

所述电源上电控制装置还用于检测芯片的上电状态，且在所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据。

本发明实施例通过检测芯片的上电状态，从而在芯片上电失败时，可自动调整芯片的电源的上电延迟数据，使得芯片的电源可在调整后的上电延迟数据下顺序上电，保证芯片可成功上电，可有效避免芯片个体之间的差异造成的无法为芯片成功上电的缺陷，提高了电源上电控制装置的兼容性和实用性，可有效保证芯片上电成功的可靠性，保证芯片的正常工作。

附图说明

图1为本发明电源上电控制方法实施例一的流程示意图；

图2为本发明电源上电控制方法实施例二的流程示意图；

图3为本发明电源上电控制方法实施例三的流程示意图；

图4为本发明电源上电控制装置实施例一的结构示意图；

图5为本发明电源上电控制装置实施例二的结构示意图；

图6为本发明电源上电控制装置实施例三的结构示意图；

图7为本发明电源上电控制装置实施例四的结构示意图；

图8为本发明设备实施例的结构示意图；

图9为本发明实施例的具体应用的结构示意图；

图10为本发明实施例中电平转换电路的结构示意图；

图11为本发明实施例中对DC-DC电路进行上电时的延时配置示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1为本发明电源上电控制方法实施例一的流程示意图。如图1所示，本实施例方法可包括如下步骤：

步骤101、电源上电控制装置检测芯片的上电状态；

步骤102、电源上电控制装置确定所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据。

本实施例可应用于包括多个电源上电的芯片的上电控制，可根据芯片的上电状态确定芯片是否上电成功，且在芯片的上电状态为失败状态，即芯片上电失败时，调整芯片的电源的上电延迟数据，使得芯片可在调整后的上电延迟数据下上电成功，从而保证芯片可准确地上电和正常工作。由于电源上电控制装置可根据芯片的工作状态，自动调整芯片的电源的上电延迟数据，从而可有效保证芯片可成功上电，使得电源上电控制装置具有更好的兼容性和实用性，满足芯片的上电需要。

可以看出，本实施例电源上电控制方法通过检测芯片的上电状态，从而在芯片上电失败时，可自动调整芯片的电源的上电延迟数据，使得芯片的电源可在调整后的上电延迟数据下顺序上电，从而保证了芯片可成功上电，可有效避免芯片个体之间的差异造成的无法为芯片成功上电的缺陷，提高了电源上电控制装置的兼容性和实用性，可有效保证芯片上电成功的可靠性，保证芯片可正常工作。

图2为本发明电源上电控制方法实施例二的流程示意图。如图2所示，本实施例方法可包括如下步骤：

步骤201、电源上电控制装置检测芯片的上电状态。

当上电控制装置接收到命令，需要为芯片的各电源上电时，可按照预设的上电延时数据顺序为芯片的各电源供电，此时，该上电控制装置可检测芯片的上电状态，以确定芯片是否上电成功，具体地，本步骤中，当按照预设的上电延迟数据顺序为芯片的各电源顺序上电时，电源上电控制装置可通过检测芯片的工作引脚，确定芯片是否上电成功，例如，若工作引脚电平为高电平，则说明芯片上电成功，此时芯片的工作状态为上电成功状态；若工作引脚电平为低电平，则说明芯片上电失败，此时芯片的工作状态为上电失败状态。此外，芯片上的工作引脚也可以是输出的一个特定频率的时钟的信号，当芯片上电成功时，会通过该工作引脚输出特定频率的时钟；当上电不成功时，该工作引脚为低电平，因此，可根据该工作引脚输出的时钟信号，确定芯片是否成功上电。实际应用中，可以根据芯片的实际情况，选择芯片上的引脚作为工作引脚，并在为芯片上电时，实时检测该工作引脚的信号，以确定芯片是否成功上电，并根据芯片的上电情况进行相应的调整和上电。

步骤202、电源上电控制装置判断芯片是否上电成功，是，则结束，否则，执行步骤203。

步骤203、电源上电控制装置顺序读取存储在存储器内的上电调整数据，其中，该存储器内预先设置有多组上电调整数据。

本实施例中，电源上电控制装置内的存储器内可预先设置有多组上电调整数据，上电调整数据可为根据芯片的性能预先设置的上电延迟数据，当芯片在预设的上电延迟数据下上电失败时，上电控制装置可通过顺序调取存储在该存储器内的上电调整数据，依次为芯片上电。由于芯片之间的差异性不会太大，因此，通过在存储器内设置多组上电调整数据，可在预设的上电延迟数据不能为芯片成功上电时，可在该多组调整数据内选择合适的数据作为芯片的电源的上电延迟数据，具体地，可适用于2个或2个以上的电源供电的芯片中。

步骤204、电源上电控制装置检测芯片的上电状态，若芯片的上电状态为成功状态时，将读取的上电调整数据作为电源的上电延迟数据，否则，顺序读取存储器内的下一组上电调整数据，重新为芯片的电源上电，并检测芯片的上电状态，直到芯片成功上电。

当根据从存储器内读取的上电调整数据作为上电延迟数据为芯片的电源上电，且芯片成功上电时，则说明此时读取的上电调整数据可使芯片成功上电，从而在此上电调整数据下上电时，芯片可正常工作，因此，可将该上电调整数据作为该芯片的电源的上电延迟数据，并可将该上电延迟数据存储起来，以便再次为芯片的电源上电时，直接利用该上电延迟数据作为上电时序为芯片的电源上电，使得芯片可成功上电并正常工作。

当根据顺序从存储器内读取的上电调整数据作为上电延迟数据为芯片的电源上电，而芯片上电失败时，则可重新执行步骤203，顺序读取存储器内的下一组上电调整数据，并根据该上电调整数据为芯片的电源上电，直到芯片成功上电。此外，若根据预设的多组上电调整数据均无法成功为芯片上电，则说明芯片或电源损坏。

可以看出，本实施例中当芯片上电失败时，可根据预设的多组上电调整数据对芯片的上电延迟数据进行调整，并可将上电调整数据下为芯片上电成功的数据，作为芯片的电源的上电延迟数据，使得芯片的电源可在调整后的上电延迟数据下成功上电，从而保证芯片的正常工作，且上电延迟数据的调整方便、快捷。

图3为本发明电源上电控制方法实施例三的流程示意图。与上述图2所示实施例技术方案不同的是，本实施例在对芯片的电源的上电延迟数据进行调整时，可根据预设的上电上限数据，并在上电上限数据范围内，调整芯片的电源的上电延迟数据，具体地，如图3所示，本实施例方法可包括如下步骤：

步骤301、电源上电控制装置检测芯片的上电状态。

当上电控制装置接收到命令，需要为芯片的各电源上电时，可按照预设的上电延时数据顺序为芯片的各电源供电，此时，该上电控制装置可检测芯片的上电状态，以确定芯片是否上电成功，具体地，本步骤中，当按照预设的上电延迟数据顺序为芯片的各电源顺序上电时，电源上电控制装置可通过检测芯片的工作引脚，确定芯片是否上电成功，例如，若工作引脚电平为高电平，则说明芯片上电成功，此时芯片的工作状态为上电成功状态；若工作引脚电平为低电平，则说明芯片上电失败，此时芯片的工作状态为上电失败状态。

步骤302、电源上电控制装置判断芯片是否上电成功，是，则结束，否则，执行步骤303。

步骤303、电源上电控制装置读取存储在存储器内的上电上限数据，该上电上限数据为预设在存储器内的最大上电延迟数据。

本实施例中，可根据芯片以及芯片的电源的电气性能的理论值，为芯片的上电延迟数据设置一个上限值，即预设上电上限数据，并将该上电上限数据作为电源上电控制装置对芯片的电源进行上电的最大调整值。

步骤304、电源上电控制装置按照预设的时间间隔，在该上电上限数据范围内依次调整芯片的电源的上电延迟数据，并根据调整后的上电延迟数据为芯片的电源上电。

具体地，本步骤中可根据上电上限数据，从0或最小时钟周期(如1us)开始作为调整的最小的上电延迟数据，并将其作为上电延迟数据为芯片的电源上电，且每次调整时均以相同的时间间隔，如1个时钟周期或1个以上的时钟周期，作为每次调整后的上电延迟数据。

步骤305、电源上电控制装置检测芯片的上电状态，若芯片的上电状态为成功状态时，将调整后的上电延迟数据作为电源的上电延迟数据，否则，重新调整芯片的电源的上电延迟数据，根据调整后的上电延迟数据为芯片上电，并检测芯片的上电状态，直到芯片上电成功。

本实施中，对于每次调整后的上电延迟数据，若检测到芯片的上电状态为失败状态，即芯片上电失败时，则重新执行步骤304，重新调整上电延迟数据，如在上一个调整的上电延迟数据的基础上，延迟1个时钟周期，从而得到新的调整的上电延迟数据，例如，假设电路的时钟周期为1us，且本次调整的上电延迟数据为1us，则下次的调整的上电延迟数据可在延迟1个时钟周期作为新的调整的上电延迟数据，即为2us；若检测到芯片的上电状态为成功状态，即芯片上电成功时，则说明该调整后的上电延迟数据可作为电源的上电延迟数据，在该上电延迟数据下为芯片的电源上电时，即可保证芯片的正常上电和工作。此外，若调整的上电延迟数据超过预设的上电上限数据时，仍旧无法为芯片成功上电时，则说明该上电控制模块、芯片或芯片的电源有损坏。

此外，上述本发明各实施例中，电源上电控制装置还可设置检测成功标识位，并在芯片的上电状态为成功状态，即芯片上电成功时，将该检测成功标识位置为1，并将作为电源的上电延迟数据存储在存储器内，反之，若芯片的上电状态为失败状态，即芯片上电失败时，可将检测成功标识位置为0。可以看出，当检测成功标识位为1时，说明芯片曾经成功上电成功过，且上电成功时的上电延迟数据存储在存储器内，因此，当电源上电控制装置需要为芯片的电源上电时，可首先读取检测成功标识位数值，若检测成功标识位为1时，则可直接读取存储器内存储的电源的上电延迟数据，并以该上电延迟数据为芯片上电。

进一步地，电源上电控制装置初始化时，可在电源上电控制装置内将检测成功标识位置为1，并在存储器内存储预设的上电延迟数据，以及调整使用的多组上电调整数据或上电上限数据，这样，当电源上电控制装置开始为芯片的电源上电时，可读取预设的上电延迟数据，在按照预设的上电延迟数据为芯片上电失败时，可根据上电调整数据或上电上限数据，调整芯片的电源的上电延迟数据，并将调整后的上电延迟数据保存在存储器内，代替预设的上电延迟数据。

上述本发明实施例中的各步骤的功能，可以通过编写CPLD编码而烧写在CPLD芯片中，其中，用于存储上电延迟数据、上电上限数据、上电调整数据以及检测成功标识位的存储器可以为EEPROM，并将各数据存储的固定的预设空间内；而为芯片上电可通过开启延时配置寄存器、时钟计数器以及上下电指示寄存器等逻辑功能模块来实现。

图4为本发明电源上电控制装置实施例一的结构示意图。如图4所示，本实施例装置包括检测模块1和调整模块2，其中，检测模块1用于检测芯片的上电状态；调整模块2与检测模块1连接，用于在芯片的上电状态为失败状态时，调整芯片的电源的上电延迟数据，并将调整后使芯片上电成功的上电延迟数据作为电源的上电延迟数据。

本实施例可用于对芯片的电源的上电控制中，具体地，调整模块2可根据检测模块1的检测得到的芯片的上电状态，调整为芯片的电源上电的上电延迟数据，以便克服因芯片电气性能的差异等而造成芯片无法上电成功的问题，为芯片提供正确的上电顺序，从而保证芯片正确地上电和工作。其具体实现方法可参考上述本发明方法实施例的说明，在此不再赘述。

可以看出，本发明实施例装置通过对芯片的上电状态进行检测，当确认芯片的上电状态为失败状态，即芯片上电失败时，可自动调整芯片的电源的上电延迟数据，使得芯片的电源可在调整后的上电延迟数据下顺序上电，从而保证了芯片可成功上电，可有效避免芯片个体之间的差异造成的无法为芯片成功上电的缺陷，提高了电源上电控制装置的兼容性和实用性，可有效保证芯片的成功上电，保证芯片可正常工作。

图5为本发明电源上电控制装置实施例二的结构示意图。具体地，在上述图4所示技术方案的基础上，如图5所示，本实施例调整模块2具体可包括第一读取单元21、第一上电单元22和第一检测判断单元23，其中，

第一读取单元21，用于顺序读取存储在存储器内的上电调整数据，其中，存储器内预先设置有多个上电调整数据；

第一上电单元22，与第一读取单元21和芯片的电源连接，用于将第一读取单元21读取的上电调整数据作为芯片的电源的上电延迟数据，并根据上电延迟数据为电源上电；

第一检测判断单元23，与第一上电单元22和芯片连接，用于检测芯片的上电状态，若芯片的上电状态为成功状态时，将读取的上电调整数据作为电源的上电延迟数据；否则，顺序读取存储器内的下一组上电调整数据，重新为芯片的电源上电，并检测芯片的上电状态，直到芯片成功上电。

本实施例可根据预先存储的上电调整数据，对芯片的电源的上电延迟数据进行调整，其调整方便、快捷。具体实现方式可参考本发明方法实施例二，在此不再赘述。

图6为本发明电源上电控制装置实施例三的结构示意图。与上述图5所示实施例技术方案不同的是，如图6所示，本实施例调整模块2具体可包括第二读取单元24、第二上电单元25和第二检测判断单元26，其中，

第二读取单元24，用于读取存储在存储器内的上电上限数据，该上电上限数据为预设在存储器内的最大上电延迟数据；

第二上电单元25，与第二读取单元24和芯片的电源连接，用于按照预设的时间间隔，在上电上限数据范围内依次调整芯片的电源的上电延迟数据，并根据调整后的上电延迟数据为芯片的电源上电；

第二检测判断单元26，与第二上电单元25和芯片连接，用于检测芯片的上电状态，若芯片的上电状态为成功状态时，将调整后的上电延迟数据作为电源的上电延迟数据；否则，重新调整芯片的电源的上电延迟数据，根据调整后的上电延迟数据为芯片上电，并检测芯片的上电状态。

本实施例可根据预先存储的上电上限数据，对芯片的电源的上电延迟数据进行调整，其调整的上电延迟数据更加精确和可靠。具体实现方式可参考本发明方法实施例三，在此不再赘述。

图7为本发明电源上电控制装置实施例四的结构示意图。如图7所示，在上述各实施例基础上中，电源上电控制装置中还可包括设置模块3和读取模块4，其中，设置模块3用于设置检测成功标识位，并在芯片的上电状态未成功状态时，将该检测成功标识位置为1，并将作为电源的上电延迟数据存储在存储器内，反之，将该检测成功标识位置为0；读取模块4与存储器连接，用于在检测成功标识位为1时，直接读取存储在存储器内的电源的上电延迟数据，并通过第一上电单元或第二上电单元为芯片的电源上电，若检测成功标识位为0时，则可通过调整模块2对上电延迟数据进行调整，并获得使芯片可上电成功的调整的上电延迟数据作为电源的上电延迟数据。

图8为本发明设备实施例的结构示意图。如图8所示，本实施例设备可包括芯片10、多个电源20和电源上电控制装置30，其中，

多个电源20，与芯片10连接，用于为芯片10提供电源；

电源上电控制装置30，用于根据电源的上电延迟数据控制该多个电源20顺序上电，以便该多个电源20在电源上电控制装置30的控制下为芯片10上电；

电源上电控制装置30还用于检测芯片的上电状态，且在芯片的上电状态为失败状态时，调整芯片的电源的上电延迟数据，并将调整后使芯片上电成功的上电延迟数据作为电源的上电延迟数据。

本实施例中，所述的电源上电控制装置30具体可包括上述本发明电源上电控制装置实施例中的各功能模块，在此不再赘述。

本实施例中的设备可以为各种通信设备，且需要多个电源模块为其提供电源。

本发明实施例设备中电源上电控制装置可通过检测芯片的上电状态，并在芯片的上电状态为失败状态，即芯片上电失败时，自动调整为芯片供电的多个电源的上电延迟数据，使得各电源可在调整后的上电延迟数据下顺序上电，从而保证了芯片可成功上电，可有效避免芯片个体之间的差异造成的无法为芯片成功上电的缺陷，保证芯片可正常工作。

图9为本发明实施例的具体应用的结构示意图。本发明实施例可通过编写CPLD代码并烧写在CPLD内来实现，具体地，如图9所示，可在该CPLD内实现并获得如下模块和寄存器：

(1)时钟计数模块。

该时钟计数模块用于精确地记录当前时间，并作为延时的参考依据，可实现1s以下的时间单位的精确计时，例如延时10ms或延时100ns等。

(2)开启延时配置寄存器和关闭延时寄存器。

开启延时配置寄存器reg_open[1:n]和关闭延时寄存器reg_close[1:n]用于存储决定每个电源的开启和关闭延时，其中n为自然数。具体地，reg_open[1]控制第一电源模块DC-DC-1电路的开启延时，reg_close[1]控制第一电源模块DC-DC-1电路的关闭延时。假设时钟周期是100ns，当reg_close[1]设置为5时，就是在CPLD复位完成后第500ns开启DC-DC-1电路；当reg_close[1]设置为9时，就是在CPLD复位完成后第900ns关闭DC-DC-1电路。该两个寄存器内包含的寄存器的个数就是需要控制的电源模块DC-DC的个数，而每个寄存器的位数则需要根据具体情况中延时需求的最大值来确定。例如，若最大延时是5(即5个时钟周期)，二进制标识位101时，则每个寄存器需要3bit。

(3)上下指示寄存器。

nbit的上下指示寄存器reg_en[n]中的每一位，实际上是作为一路DC-DC电路的驱动信号，本实施例中以2路DC-DC为例进行说明。

(4)EN输出模块。

EN输出模块是一个逻辑处理模块，其控制着n路输出信号DC1_EN，DC2_EN，...，DCn_EN，每个DC_EN输出信号通过电平转换模块直接控制着电源模块DC-DC电路的开关。该模块的功能是根据上下指示寄存器的值来正确地输出n路DC_EN信号。

(5)自适应调整模块。

自适应调整模块用于自动调整芯片的电源所需的上电延时数据，并将调整后的上电延时数据记录在外部的EEPROM中，并可从外部EEPROM中读取上电延时数据，并通过上述的开启延时配置寄存器、时钟计数模块、上下指示寄存器和EN输出模块为芯片的电源模块DC-DC上电。

(6)EEPROM读写模块。

EEPROM读写模块用于在自适应调整模块的指示下向外部EEPROM读取或写入相应地数据。其中，该外部EEPROM内可划分为多个空间，包括有：检测成功标识位、开启延时位、开启检测上限数据位和关闭延时位，检测成功标识位表示芯片是否上电成功过，其值为1表示曾上电成功过，为0时表示未上电成功过；开启延时位存储的是上电延时数据，关闭延时位存储的是下电延时数据；开启检测数据位为用于调整用的最大上限值的上电延时数据。

图10为本发明实施例中电平转换电路的结构示意图。此外，CPLD芯片外还可连接有电平转换电路，用于对CPLD输出的DC-EN电压进行转换，转换成相应地DC-DC所需的开启电压，以保证DC-DC的开启需要。这样，当多个DC-DC需要不同的开启电压时，可通过电平转换电路为各DC-DC提供合适的电压，保证DC-DC工作效果。

下面对图9中所示CPLD的具体功能实现进行说明。

当CPLD复位，或者，外部指令指示需要为芯片的两个电源模块DC-DC-1和DC-DC-2上电时，自适应调整模块可通过EEPROM读写模块从外部EEPROM内读取开启延时位内的上电延时数据，并通过开启延时配置寄存器、上下指示寄存器和EN输出模块为DC-DC-1和DC-DC-1上电；同时，自适应调整模块检测芯片的工作状态，确定芯片是否上电成功，若上电失败，则通过EEPROM读写模块从外部EEPROM内读取开启检测上限数据位内的上电上限数据，并在该上限数据范围内调整上电延时数据，直到芯片上电成功为止，并将调整后的上电延迟数据存储到开启延时位内，以便在下次为芯片上电时，可直接利用该调整的上电延时数据位芯片上电。

图11为本发明实施例中对DC-DC电路进行上电时的延时配置示意图。其中，对DC-DC进行上电过程说明如下，具体地以DC-DC-1的上电为例进行说明。假设开启延时寄存器reg_open[1]＝1，关闭延时寄存器reg_close[1]＝7，则当时钟计数模块计时到第1个时钟周期是，设置reg_en[1]＝1，此时打开DC-DC-1电路；当计时到第7个时钟周期时，设置reg_en[1]＝0，则此时关闭DC-DC-1电路。DC-DC-2的开启上电和关闭下电通DC-DC-1。

本实施例具体应用中，可首先确定DC-DC电路的上下电延时要求，并根据延时的最小公约数设置为时钟周期，为CPLD芯片选择合适的时钟源；其次，编写相应地CPLD编码，实现上述的逻辑功能模块，将其烧写在CPLD中；最后，与其它电路组合进行调试，以满足实际的工作需要。

此外，上述本发明各实施例技术方案中，除了可以对单个芯片的多个供电电源的上电延迟数据进行调整外，还可对多个芯片的之间的电源的上电延迟数据进行调整，以便实现控制各芯片之间的上电顺序，例如，若第一芯片对应有电源A和电源B，第二芯片对应由电源C和电源D，则本发明技术方案中，可对电源A、电源B、电源C和电源D的上电延迟数据进行调整，以使得电源上电控制装置可根据调整后的上电延迟数据顺序为电源A、电源B、电源C和电源D进行上电，从而实现第一芯片和第二芯片的顺序上电，保证第一芯片和第二芯片的正常工作。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于一计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (11)

1.一种电源上电控制方法，其特征在于，包括：

检测芯片的上电状态；

所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据。

2.根据权利要求1所述的电源上电控制方法，其特征在于，所述调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据包括：

顺序读取存储在存储器内的上电调整数据，其中，所述存储器内预先设置有多组上电调整数据；

将读取的所述上电调整数据作为所述芯片的电源的上电延迟数据，为所述芯片的电源上电；

检测所述芯片的上电状态，若所述芯片的上电状态为成功状态时，将读取的所述上电调整数据作为电源的上电延迟数据；否则，顺序读取所述存储器内的下一组上电调整数据，重新为所述芯片的电源上电，并检测所述芯片的上电状态。

3.根据权利要求1所述的电源上电控制方法，其特征在于，所述调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据包括：

读取存储在存储器内的上电上限数据，所述上电上限数据为预设在所述存储器内的最大上电延迟数据；

按照预设的时间间隔，在所述上电上限数据范围内依次调整所述芯片的电源的上电延迟数据，为所述芯片的电源上电；

检测所述芯片的上电状态，若所述芯片的上电状态为成功状态时，将所述调整后的上电延迟数据作为电源的上电延迟数据；否则，重新调整所述芯片的电源的上电延迟数据，根据调整后的上电延迟数据为所述芯片上电，并检测所述芯片的上电状态。

4.根据权利要求1所述的电源上电控制方法，其特征在于，还包括：

设置检测成功标识位，并在所述芯片的上电状态为成功状态时，将所述检测成功标识位置为1，反之，将所述检测成功标识位置为0。

5.根据权利要求4所述的电源上电控制方法，其特征在于，还包括：

在所述检测成功标识位为1时，直接读取存储在存储器内的所述电源的上电延迟数据。

6.一种电源上电控制装置，其特征在于，包括：

检测模块，用于检测芯片的上电状态；

调整模块，用于所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据。

7.根据权利要求6所述的电源上电控制装置，其特征在于，所述调整模块包括：

第一读取单元，用于顺序读取存储在存储器内的上电调整数据，其中，所述存储器内预先设置有多组上电调整数据；

第一上电单元，用于将读取的所述上电调整数据作为所述芯片的电源的上电延迟数据，为所述芯片的电源上电；

第一检测判断单元，用于检测所述芯片的上电状态，若所述芯片的上电状态为成功状态时，将读取的所述上电调整数据作为电源的上电延迟数据；否则，顺序读取所述存储器内的下一上电调整数据，重新为所述芯片的电源上电，并检测所述芯片的上电状态。

8.根据权利要求6所述的电源上电控制装置，其特征在于，所述调整模块包括：

第二读取单元，用于读取存储在存储器内的上电上限数据，所述上电上限数据为预设在所述存储器内的最大上电延迟数据；

第二上电单元，用于按照预设的时间间隔，在所述上电上限数据范围内依次调整所述芯片的电源的上电延迟数据，为所述芯片的电源上电；

第二检测判断单元，用于检测所述芯片的上电状态，若所述芯片的上电状态为成功状态时，将所述调整后的上电延迟数据作为电源的上电延迟数据；否则，重新调整所述芯片的电源的上电延迟数据，根据调整后的上电延迟数据为所述芯片上电，并检测所述芯片的上电状态。

9.根据权利要求6所述的电源上电控制装置，其特征在于，还包括：

设置模块，用于设置检测成功标识位，并在所述芯片的上电状态为成功状态时，将所述检测成功标识位置为1，反之，将所述检测成功标识位置为0。

10.根据权利要求9所述的电源上电控制装置，其特征在于，还包括：

读取模块，用于在所述检测成功标识位为1时，直接读取存储在存储器内的所述电源的上电延迟数据。

11.一种设备，其特征在于，包括：

芯片，

多个电源，与所述芯片连接，用于为所述芯片提供电源；

电源上电控制装置，用于根据电源的上电延迟数据控制所述多个电源顺序上电，以便所述多个电源在所述电源上电控制装置的控制下为所述芯片上电；

所述电源上电控制装置还用于检测芯片的上电状态，且在所述芯片的上电状态为失败状态时，调整所述芯片的电源的上电延迟数据，并将调整后使所述芯片上电成功的上电延迟数据作为电源的上电延迟数据。

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