CN101796732A

CN101796732A - 接收电路及其ad转换器的转换表生成方法以及信号传输系统

Info

Publication number: CN101796732A
Application number: CN200780100491A
Authority: CN
Inventors: 木船雅也
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-10-12
Filing date: 2007-10-12
Publication date: 2010-08-04
Anticipated expiration: 2027-10-12
Also published as: WO2009047865A1; US8031091B2; JPWO2009047865A1; CN101796732B; JP4874398B2; US20100194611A1

Abstract

一种接收电路，包括：依据输入信号来输出数字数据的AD转换器31；校AD转换器的非线性的校正电路50；以及均衡经校正的所述数字数据的均衡电路32，并被构成为校正ADC的非线性，在所述接收电路中，校正电路50包括转换AD转换器输出的数字数据的转换表55；以及根据AD转换器的输出数据和均衡电路的输出来生成转换表的校正量计算部54。

Description

接收电路及其AD转换器的转换表生成方法以及信号传输系统

技术领域

本发明涉及执行芯片内多个电路模块间的信号传输、或者LSI芯片间的信号传输、板间或壳体间的信号传输的高速收发系统、以及构成该系统的接收电路。

背景技术

图1是示出高速信号传输系统的概要结构的图。如图1所示，信号传输系统包括发送电路1、传输线路2以及接收电路3。在发送电路1中，由复用器(MUX)11将低速的并行数据转换为串行数据，并通过具有与传输线路2的特性阻抗相同的输出阻抗的驱动器12将串行数据输出到传输线路2。串行数据经由传输线路2被输入到接收电路3。在接收电路3中接收的输入接收波形根据传输线路2的特性而劣化。具体来说，高频分量发生损失，从而波形变钝。

在发送的数据为“0”和“1”(或者“-1”和“+1”)的二值数据、并且传输线路2上的劣化小的情况下，相对于在下侧由“0”和“1”的串示出的串行数据的输入接收波形呈如图2(A)所示的信号波形。如果是这样的接收信号波形，则通过将阈值电平设定成虚线所示的电平并利用比较器进行判定，能够正确地再现所接收的数据。

但是，在传输线路2长或者发送数据的频率变得非常高的情况下，传输线路2上的劣化增大，从而相对于在下侧由“0”和“1”的串示出的串行数据的输入接收波形呈如图2(B)所示的接收信号波形。在这样的接收信号波形的情况下，仅通过一个比较器进行判定是无法正确地再现所接收的数据的。因此，如图2(B)所示，根据接收数据的时钟来检测信号电平，然后正确地再现所接收的数据。

因此，如图1所示，接收电路3通过配置在输入部分的模拟/数字转换器(ADC)31对接收信号(模拟波形)进行采样，进行数字化。均衡电路(EQ)32对ADC 31的输出进行波形整形(均衡处理)以补偿由传输线路引起的波形劣化。整形后的接收数据被进行0/1判定，其判定结果通过锁存器(Decision Latch)以及解复用器(Demultiplexer)(D/L DMUX)33而从串行数据被转换成并行数据。为了进行ADC 31中的采样以及均衡电路32中的处理，需要时钟信号。时钟再现(Clock Recovery)电路(CRU)34从均衡电路32输出的接收数据再现数据时钟。下面说明的电路中也设置有CRU 34，但为了简化说明，省略对其的说明和图示。

图3(A)和图3(B)是示出被称为DFE(Decision FeedbackEqualizer，判决反馈均衡器)的均衡电路32的一个方式的结构的图，其中，图3(A)示出了概念图，图3(B)示出了具体的电路结构。如图3(A)所示，当将传输线路2的传递函数设为H(z)时，进行调整以使得DFE 37的传递函数为1-H(z)。如果1个样本接收信号为H(z)，并通过加法器35将接收信号H(z)和DFE 37的输出1-H(z)相加，则会输出没有劣化的信号，然后通过比较器36对此进行判定。由此能够正确地接收发送数据d_n。具体来说，为了依次校正由之前的样本数据带来的影响，使一个之前的样本数据延迟一个采样周期，使两个之前的样本数据延迟两个采样周期，下面同样地使预定数目之前的样本数据依次延迟，然后在延迟后的数据上乘以与影响度相应的系数后与输入数据相加。

如图3(B)所示，均衡电路32包括：具有多个乘法器h_n0至h_nm的DFE 37；多个加法器35；比较器36；对是反馈均衡处理后的数据还是反馈训练数据进行切换的开关38；将要反馈的数据二值化的比较器39；将二值化的反馈数据延迟以生成向h_n1至h_nm施加的数据的多个延迟器40；计算均衡处理后的数据与二值化的反馈数据之差以生成误差量e_n的减法器41；以及基于误差量e_n来更新乘法器h_n0至h_nm的系数以使误差量变小的系数更新部(LMS(Least-mean-square，最小均方))42。乘法器h_n0将ADC 31输出的数据和预定系数相乘后输出，乘法器h_n1至h_nm将延迟后的之前的样本数据与预定的系数相乘后输出，加法器35对这些输出进行相加。

H(z)为z函数，由于受硬件的限制通常截止至有限个项。作为乘法器h_n0至h_nm的系数，这里设定了应用LMS算法求得的值，但有时也预先设定固定值。该乘法器的系数表示传输线路的频率特性。作为系数更新部42的输入的误差量是即便使用上述系数进行波形整形也会残留的、与波形的理想波形之间的误差。该误差的大小表示整形后的波形质量。

均衡电路由于在专利文献1等中已有记载，因此除以上之外不再进行说明。

ADC有各种类型，但通常能够在吉比特/秒的高速信号传输中使用的ADC目前基本仅限于高速(flash)型ADC。高速型ADC通过在高侧的基准电位和低侧的基准电位之间设置电阻串(梯形电阻)来在电阻的连接节点上产生将基准电位分割而得的分割电位。多个比较器分别对输入信号的电压(输入电压)和分割电位进行比较。并采用了所谓的温度计(thermometer)形式，即：如果输入电压小于某个分割电位，则位于进行与该分割电位的比较的比较器的高位侧的比较器的输出为“0”，包括该比较器在内的低位侧的比较器的输出为“1”，并且当通过编码器编码多个比较器的输出时可得到与输入电压的电平相应的二进制格式的数字输出。在N比特ADC的情况下，需要2^N-1个比较器。

由于其电路构成元件的尺寸和阈值电压Vth等的偏差，ADC的输入输出特性不为线性，而为非线性。图4是用于说明ADC的非线性的图。在ADC显示出用实线呈阶梯状示出的特性的情况下，其输入输出特性如虚线所示，不同于用单点划线示出的线性的输入输出特性。

为了通过均衡电路进行均衡处理以正确地进行数据接收，ADC的输入输出特性需要具有线性特性。

ADC的输入输出特性具有非线性特性的原因之一是输入部分的偏移。因此，在现有例的ADC电路中内置包括偏移电压产生电路和通过时钟来动作的开关的偏移消除电路，由此减少非线性。

另外，专利文献2中记载了一种校正非线性的方法，在该方法中设置转换ADC的输出的转换表，并基于从基准信号输入端子输入的已知的校准用信号来生成转换表。

专利文献1：日本专利公开公报2000-224080号；

专利文献2：日本专利公开公报2003-536342号。

发明内容

上述内置偏移消除电路来减少非线性的方法存在各种问题，例如：(1)偏移电压产生电路自身的制造偏差的问题；(2)由于负载容量的增加而高速动作变得困难的问题；以及(3)由于需要时钟，因此在高速动作的ADC中除在设计上存在有关时钟分配的难点以外，还存在由时钟引起的噪声的问题等等。另外，当设计ADC时，由于没有来自实际使用ADC的电路的信息，设计时无法得到明确的规格，因此忽略消耗功率并以尽可能抑制非线性的方式进行设计，因此该方法中还存在消耗功率变大的问题。

另外，在专利文献2所记载的方法中需要校准用信号。因此，需要设置校准信号产生电路。并且在转换表的生成中需要估计可通过有限的参数确定的校准信号的参数并基于该估计来生成校正信号的过程，因此要求高质量的校准信号。

本发明的目的在于解决上述问题并高精度地校正ADC的非线性。

图5是示出本发明信号传输系统的基本结构的图。

如图5所示，本发明的信号传输系统包括发送电路1、传输线路2以及接收电路3。发送电路1具有驱动器12，该驱动器12具有与传输线路2的特性阻抗相同的输出阻抗，并将串行数据输出到传输线路2。串行数据经由传输线路2输入到接收电路3。接收电路3包括：模拟/数字转换器(ADC)31，其对接收信息(模拟波形)进行采样并进行数字化；以及均衡电路(EQ)32，其进行波形整形(均衡处理)以补偿由传输线路引起的波形劣化。以上的结构与图1的现有例相同。本发明信号传输系统的特征在于，在ADC 31和均衡电路32之间设置校正ADC 31的输入输出特性的非线性的ADC校正电路50，ADC校正电路50基于ADC 31的输出数据和均衡电路32的输出来生成校正ADC 31的输入输出特性的非线性的转换表。

如果将传输线路的传输特性设为线性，将其脉冲响应设为h₀，则传输线路输出、即ADC的输出X_n可使用发送电路的发送数据串d_n＝{-1，1}，如下式1表示。

[式1]

X_{n} = h_{0} d_{n} + Σ_{i = 1}^{M} h_{i} d_{n - i} - - - (1)

这里，为了便于说明，示出了传输二进制信号的场合，但本发明不限于此。另外，数据为“-1”和“+1”，但也可以是“0”和“1”。

如式1所示，传输线路的脉冲响应在有限范围(1至M)内截止。在式1中，第二项表示过去数据对当前数据的影响。将该影响称为码间干扰成分ISI。该信号通过包含噪声N和非线性误差Er(x_n)的ADC 31被量化(数字化)。因此，这里考虑由下式2表示的信号，作为量化前的信号y_n 。

[式2]

y_{n} = h_{0} d_{n} + Σ_{i = 1}^{M} h_{i} d_{n - i} + Er (x_{n}) + N - - - (2)

这里，N为一般的随机噪声，Er(x_n)可以被当作时间上静止的误差。均衡电路32的作用是对该y_n的量化值(ADC值)进行均衡处理并消除第二项。

在本发明中，均衡电路32也通过图3的DFE(Decision FeedbackEqualizer)来实现。DFE估计并调整DFE的特性以使其成为1-H(z)，由此将接收电路侧的输出恢复为发送数据。如图3(B)所示，通过计算某个系数hnk来估计传输线路特性。作为所述计算系数的算法，例如可采用被称为“Least Mean Square，最小均方”算法的将估计值误差的平方最小化的算法。通过这样，计算减去了ISI的量，并将计算值输出给输出节点“out”。通过由连接在DFE之后的判定电路(比较器)将该输出判定为“-1”或“+1”，可再现正确的接收数据。

如上所述，在ADC的输入输出特性为线性的情况下，减去了ISI成分的剩余值(DFE的输出)对x_n不具有依赖性。但是，在ADC的输入输出特性为非线性的情况下，由于Er(x_n)的项而对x_n产生依赖性。

图6是说明由该ADC的输入输出特性的非线性引起的对x_n的依赖性的图，图中示出了针对ADC输出值的DFE计算结果，其中，实线示出了ADC的输入输出特性为非线性的情况，虚线示出了ADC的输入输出特性为线性的情况。这里，横轴和纵轴的值归一化后的值。具体地是：在进行了均衡处理的状态下从发送电路1输出各种串行数据的模式，并且对针对其由ADC 31输出的ADC输出和由均衡电路32输出的DFE计算结果进行了统计处理(每个ADC输出值的平均值计算处理)的结果。并且已确认：在使用输入输出特性为线性的ADC取得虚线的数据之后，通过将ADC的输入如图4所示那样进行转换而强制地设置为非线性，并输入到ADC以使得ADC具有如图4所示的非线性，由此可得到实线的数据。

如图6所示，ADC校正电路50进行校正以使得实线的输入输出特性变为虚线的输入输出特性。具体来说，基于ADC 31的输出值和均衡电路32的DFE计算结果来算出图5所示的曲线并生成转换表。

如上所述，根据本发明，即使不在ADC内部增加电路并且也不使用校准信号，也能够使ADC的输入输出特性为线性特性。由此，能够提高正确地再现经由传输线路发来的数据的比率，即能够减小传输数据的再现误差。

以上仅关注ADC的非线性进行了说明，但发送数据中也存在非线性。发送电路1如上述输出二值电平的发送信号，但因受驱动器响应性的影响，输出具有非线性。如果基于发送信号生成图6的曲线并基于该曲线来生成转换表，则ADC校正电路可将发送电路的非线性和ADC的非线性合并校正。

附图说明

图1是示出高速信号传输系统的概要结构的图；

图2(A)和图2(B)是用于说明由传输引起的接收信号的劣化和AD转换器的必要性的图；

图3(A)和图3(B)是示出现有例的DFE(Decision FeedbackEqualizer)型均衡电路的概要结构和详细结构的图；

图4是示出ADC的非线性的输入输出特性的例子的图；

图5是示出本发明接收电路的基本结构的图；

图6是用于说明由ADC的输入输出特性的非线性引起的对输入信号值的依赖性的图；

图7是示出本发明第一实施方式的接收电路的结构的图；

图8是第一实施方式的ADC校正电路的校正量计算部的构成图；

图9是示出第一实施方式的ADC校正电路的转换表生成处理的流程图；

图10是示出本发明第二实施方式的接收电路的结构的图；

图11是第二实施方式的ADC校正电路的校正量计算部的构成图；

图12是示出第二实施方式的ADC校正电路的转换表生成处理的流程图；

图13是示出本发明第三实施方式的接收电路的结构的图；

图14是第三实施方式的ADC校正电路的校正量计算部的构成图；

图15是示出第三实施方式的ADC校正电路的转换表生成处理的流程图；

图16是示出本发明第四实施方式的信号传输系统的结构的图；

图17是示出第四实施方式的ADC校正电路的转换表生成处理的流程图，

图18是示出本发明第五实施方式的接收电路的结构的图；

图19是示出第五实施方式的ADC校正电路的转换表生成处理的流程图。

标号说明

1发送电路

2传输线路

3接收电路

12驱动器

31AD转换器(ADC)

32均衡电路(EQ)

50ADC校正电路

具体实施方式

下面，参考附图对本发明的实施方式进行说明。

本发明第一实施方式的信号传输系统具有如图5所示的基本结构。图7是示出第一实施方式中的接收电路3的结构的框图。如图7所示，接收电路3包括ADC 31、均衡电路32以及ADC校正电路50。

ADC校正电路50包括：控制部51，其控制ADC校正电路50的各构件；延迟级52，其按照均衡电路的延迟量适当延迟ADC 31的输出；数据表生成部53，其根据延迟级输出的ADC输出yn和均衡电路32输出的DFE计算结果h₀d_n来生成数据表；校正量计算部54，其基于来自数据表生成部53的数据来计算校正量；转换表部55，其具有基于校正量计算部54所算出的校正量而生成的转换表，转换来自延迟级52的ADC输出；以及开关56，其在ADC 31的输出和转换表部55的输出之间切换向均衡电路32输入的信号。

图8是示出校正量计算部54的结构的图。校正量计算部54包括：平均值计算电路57，其计算相对于预定期间内的ADC值y_n的h₀d_n的平均值；减法电路58，其从各个h₀d_n中减去平均值计算电路57所输出的对应的平均值；以及减法电路59，其从各个y_n中减去减法电路58的输出。

图9是示出第一实施方式的ADC的转换表生成处理的流程图。以下，按照图9的流程图来说明ADC的转换表生成处理。

假定在开始ADC的转换表生成处理之前已设定均衡电路32的系数。

在步骤101中，对控制部51设定计数值N，并开始计数动作。该计数值是以统计方式求得图6所示的曲线所需的次数。

在步骤102中，与步骤101同时切换开关56以使ADC 31的输出被输入到均衡电路32。

在步骤103中，通过数据表生成部53生成数据表。序列数据从发送电路1经由传输电路2输入到ADC 31，ADC 31依据该序列数据输出ADC值y_n。均衡电路32对ADC值进行均衡处理，输出式1以及式2所示的计算结果h₀d_n。数据表生成部53将ADC值y_n与h₀d_n对应起来，生成计算了各ADC值所对应的h₀d_n的时间平均(总体平均)的数据表。这里，d_n的值在传输二进制信号的情况下为二值，数据表对应于h₀d_n的码(code)而准备两个。

在步骤104中，全刻度计数值是否大于设定的N，并重复步骤103直至计数值大于设定的N。由此，生成针对N组的ADC值y_n和h₀d_n的数据表。

在步骤105中，校正量计算部54计算校正量。图8的平均值计算电路57计算数据表中的h₀d_n的平均值，并将该平均值作为所有针对ADC值y_n的h₀d_n的期望值。该平均值相当于图6的虚线所示的水平。减法器58计算数据表中的各ADC值y_n所对应的h₀d_n的值与平均值之差。该差相当于图6的箭头所示的校正量。此外，减法器59从ADC值y_n减去该差。该减法结果为校正ADC值y_n的ADC校正值。

如上所述，这里，d_n的值为二值，数据表对应于h₀d_n的码而存在两个，即为图6中的下侧(ADC值小的一侧)和上侧(ADC值大的一侧)的两条曲线。如图6所示，在ADC值处于中间的附近(ADC值为零的附近)存在两条曲线。关于该部分，使用基于两条曲线求得的差(箭头)的平均值。

另外，在图6中，A所示的区域表示ADC值中DFE计算结果未被全刻度为“0”的、大ADC值的范围。同样地，B所示的区域表示ADC值中DFE计算结果未被全刻度为“1”的、小ADC值的范围。

在步骤S106中，转换表部55生成将在步骤105中算出的ADC的校正值对应到ADC值y_n的转换表。

在步骤107中，连接开关56以使转换表部55的输出被输入到均衡电路32。由此，校正了输入输出特性的非线性的ADC的校正值y’_n被输入到均衡电路中来进行均衡处理。

在N个数据的情况下，最好各个ADC值y_n以预定频率以上的频率出现，以便能够生成图6的曲线，但对于未出现的ADC值y_n也可以通过插值法等来计算校正值。

上述的转换表生成处理至少在初始化时执行。初始化时生成的转换表既可以原样维持，也可以随时进行转换表生成处理来更新转换表。另外，在对利用转换表校正了非线性的校正值y’_n进行通常动作的状态下，如果向数据表生成部53输入校正值y’_n并执行与上述相同的处理，则能够计算针对ADC校正值y’_n的进一步的校正值。也可以将该校正值应用于ADC的校正值y’_n来更新转换表。通过更新转换表，能够应对由温度变化等引起的ADC输入输出特性的变化。

图10是示出本发明第二实施方式的信号传输系统的接收电路的结构的图。第二实施方式的信号传输系统具有图5所示的基本结构，如图10所示，其接收电路与第一实施方式的信号传输系统的接收电路相似，但在下面几点是不同的。

与第一实施方式相比，第二实施方式的第一不同点在于：切换开关56的选择信号的切换定时在所有ADC值y_n出现了预先次数以上时进行切换。经由校正量计算部54向控制部51输入ADC值y_n，对出现次数进行计数，并在所有ADC值y_n出现了预定次数以上时，通过来自控制部51的选择信号切换开关56。

第二个不同点在于，相对于在第一实施方式中利用了均衡电路32输出的计算结果h₀d_n，在第二实施方式中利用在均衡电路32中生成的误差e_n。如图3所示，均衡电路32计算相对于均衡处理后的结果的误差e_n。均衡电路32的系数以补偿传输线路2上的信号劣化的方式确定，误差e_n被认为是由ADC的输入输出特性的非线性引起的。因此，若使得误差e_n变为零，就可以说ADC的输入输出特性为线性特性，因此，关于误差e_n，生成图6所示那样的曲线，即生成将相对于ADC值y_n的误差e_n绘制而得的曲线。此时，期望值为零，并计算使曲线变为零的校正值。这里，希望生成关于所有ADC值y_n的曲线，但因为时间的关系，仅对若干ADC值y_n生成曲线，而对于其余的ADC值，则通过插值来计算。

数据表生成部53将ADC值y_n与误差e_n对应起来，生成计算了各ADC值y_n所对应的误差e_n的时间平均的数据表。此时，由于期望值仅为零，因此数据表为一个。

图11是示出校正量计算部54的结构的图。如上所述，由于期望值为零，因此代替平均值计算电路57而设置输出零的寄存器60。其他部分与第一实施方式相同，省略说明。

图12是示出第二实施方式中的ADC的转换表生成处理的流程图。与第一实施方式的不同点在于：在步骤203、205、206中使用误差e_n、以及在步骤204中针对某ADC值全刻度出现次数是否大于N，其他部分与第一实施方式相同，省略说明。

图13是示出本发明第三实施方式的信号传输系统的接收电路的结构的图。第三实施方式的信号传输系统具有图5所示的基本结构，如图13所示，其接收电路与第二实施方式的信号传输系统的接收电路相似，但在下面几点是不同的。

与第二实施方式相比，第三实施方式的不同点在于：从均衡电路32向控制部51提供误差e_n，并设定计数值N和DFE计算结果的误差的期望值a。如上所述，在第二实施方式中，如图6所示，生成将相对于ADC值y_n的误差e_n绘制而得的曲线，并将其期望值设为零。但是，实际上，作为均衡电路32的均衡处理来说，更优选虽期望值稍偏离零但误差小的设定。换句话说，如果设定零以外的期望值，则存在比误差e_n或者误差e_n的平方变小的情况，因此如上生成转换表。

第三实施方式在第二实施方式的转换表生成处理中，以使得误差e_n或误差e_n的平方变为预定阈值以下的方式调整期望值a并生成转换表。因此，在第三实施方式中，期望值a是可变的。

图14是示出校正量计算部54的结构的图。如上所述，期望值a可变，并且代替平均值计算电路57而设置输出所设定的期望值a的寄存器61。其他部分与第一实施方式相同，省略说明。

图15是示出第三实施方式的ADC的转换表生成处理的流程图。

在步骤301中，对控制部51设定计数值N和误差阈值、期望值的初始值a，开始计数动作。期望值的初始值a被设定为较小值。

在步骤302中，与步骤301同时切换开关以使ADC 31的输出被输入到均衡电路32。

在步骤303中，通过数据表生成部53将ADC值y_n和误差e_n对应起来，生成计算了各ADC值y_n所对应的误差e_n的时间平均的数据表。

在步骤304中，关于上述预定的ADC值，全刻度计数值是否大于设定的N，并重复步骤303直至计数值大于设定的N。由此，关于预定的ADC值，生成针对N组以上的ADC值y_n和h₀d_n的数据表。

在步骤305中，校正量计算部54计算校正量。该处理与第二实施方式相同。

在步骤306中，转换表部55生成将在步骤305中算出的ADC的校正值对应到ADC值y_n的转换表。

在步骤307中，连接开关56以使转换表部55的输出被输入到均衡电路32。由此，校正了输入输出特性的非线性的ADC的校正值y’_n被输入到均衡电路32中来进行均衡处理。

在步骤308中，对于由均衡电路32对利用转换表校正了输入输出特性的非线性的ADC的校正值y’_n进行均衡处理而得的结果，计算误差或误差的平方并输出给控制部51。控制部51存储误差e_n或误差e_n的平方，并且全刻度误差e_n或误差e_n的平方是否小于阈值，如果小则结束，如果大则进入步骤309。

在步骤309中，重新设定期望值a以使其稍微改变，然后返回步骤303。以后，重复步骤303至步骤309直至误差e_n或误差e_n的平方变得比设定的阈值小，设定期望值a以使误差e_n或误差e_n的平方变为阈值以下，并生成与其相应的转换表。在步骤308中，在存储有利用对应于之前的期望值a的转换表时的误差e_n或误差e_n的平方、并且全刻度出在通过改变该之前的期望值a而得的新期望值下误差e_n或误差e_n的平方反而增大了的情况下，改变期望值a变化的方向，或者停止期望值a的变化并决定使用对应于之前的期望值a的转换表。

图16是本发明第四实施方式的信号传输系统的结构的图。与第一实施方式的信号传输系统不同点在于：如图16所示，向发送电路1的驱动器12和接收电路3的ADC校正电路50提供校准信号、以及在接收电路3中设置试验电压产生电路70。

试验电压产生电路70基于来自ADC校正电路50的控制部51的指令，产生作为比ADC 31的输入量化范围更宽的直流电压的试验电压，并将试验电压加到ADC 31的输入部分。当供应了校准信号时，发送电路1的驱动器12停止输出，换句话说，驱动器12将输出设为高阻抗状态，即断开状态。从而ADC校正电路50输出的试验电压被输入至ADC 31。

试验电压产生电路70根据ADC校正电路50的控制部51的指令来改变试验电压。控制部51对均衡电路32输出的ADC值的输出频率进行计数，调整试验电压以使ADC 31输出的ADC值遍布整个范围。由此，可在整个范围内试验ADC的数据，通过与连接的发送电路1的特性无关地预先进行校正，能够缩短转换表生成时间。其他部分与第一实施方式相同。

图17是示出第四实施方式中的ADC的转换表生成处理的流程图。

在步骤401中，产生校准信号，停止发送电路1的驱动器12的输出。

在步骤402中，通过控制部51的指令，试验电压产生电路70开始动作，并产生试验电压。从而试验电压被施加到ADC 31的输入部分，因此ADC 31输出对试验电压进行数字转换而得的ADC值。

在步骤403中，对控制部51设定计数值N，并开始计数动作。

在步骤404中，切换开关56以使ADC 31输出的ADC值被输入到均衡电路32。

在步骤405和406中，与第一实施方式同样地生成数据表，此外控制部51控制试验电压产生电路70来调整试验电压以使得ADC 31输出的ADC值遍布整个范围。在以使ADC值遍布整个范围并出现N次以上的方式生成数据表之后，进入步骤407。

步骤407和408与第一实施方式的步骤105和106相同。

在步骤409中，停止校准信号，从而驱动器12变成进行输出的状态，试验电压产生电路70停止动作。

步骤410与第一实施方式的步骤107相同。

在与连接的发送电路1的输出范围相比增大了ADC 31的输入范围(量化范围)的情况下，最好与发送电路1的非线性无关地在接收电路3的出厂试验中对ADC的输入范围的整个范围进行实验时进行非线性校正。因此，最好如第四实施方式那样设置试验电压产生电路70。通过如第四实施方式那样设置试验电压产生电路70来预先进行非线性校正，能够缩短在现场(field)生成转换表所需的时间。另外，如上所述，在基于从发送电路1经由传输线路2发送并输入到ADC 31的发送信号来生成转换表的第一至第三实施方式中，ADC校正电路50将发送电路的非线性和ADC的非线性合并校正，但在第四实施方式中，由于转换表基于在试验电压产生电路70中产生的信号而生成，因此不受发送电路的非线性的影响。如果比较基于在试验电压产生电路70中产生的信号而生成的转换表和在第一至第三实施方式中生成的转换表，就可明确发送电路的非线性。

图18是示出本发明第五实施方式的信号传输系统的接收电路3的结构的图。第二实施方式的信号传输系统具有如图5所示的基本结构，如图18所示，其接收电路与第一实施方式的信号传输系统的接收电路相似，其不同点在于均衡电路32的系数h_nk被提供给控制部51。控制部51基于从均衡电路32提供的计算结果h₀d_n和系数h_nk来估计ADC 31的输出范围。这源于传输线路2的损失与ADC 31的输出的可取范围具有关联性的缘故，由此能够限定对ADC值的频率进行计数的范围，因而可缩短时间。

具体来说，控制部51计算对于系数h_nk的时间平均<hk>(总体平均)，从全刻度(full scale)中减去<h0>-∑hj(j＝1，…，M)和全刻度的乘积而得的值(这里将其设为A)至全刻度的最大值是ADC相对于接收数据+1可取的输出范围。同样地，0至A是ADC相对于接收数据-1可取的输出范围。因此，仅在该范围内对ADC值的出现频率进行计数即可。

第五实施方式的其他部分与第一实施方式相同。

图19是示出第五实施方式中的ADC的转换表生成处理的流程图。该流程图与图9的第一实施方式的流程图相似，不同点仅在于步骤503和504。

在步骤503中，生成数据表，并且如上述估计ADC 31的输出范围。在步骤504中，在估计的校正范围内全刻度ADC的出现频率是否大于N。这里省略其他说明。

如上所述，在本发明中，由于使用转换表，无需在ADC电路内设置校正电路，因此负载容量不会增加。例如，与在ADC电路内设置校正电路的现有例相比，能力约为1/2，由此ADC的可动作频率(频带)约为2倍。

另外，由于不设置校正电路，无需加入通过时钟来动作的部分，与上述的现有例相比，能够将消耗功率降低约30％。

并且，由于转换表基于ADC输出的ADC值和均衡电路的输出来生成，因此能够通过简单的电路结构实现。在使用了转换表的现有例中，为了生成转换表而使用了复杂的校准信号产生电路，但在本发明中不需要校准信号产生电路。另外，由于转换表的生成可在通常的动作过程中执行，因此不需要校准时间。

产业上的实用性

本发明能够应用于使用ADC的任意的信号传输系统以及用于这种信号传输系统的任意的接收电路。

Claims

1.一种接收电路，其特征在于，包括：

依据输入信号来输出数字数据的AD转换器；

校正所述AD转换器的非线性的校正电路；以及

均衡经校正的所述数字数据的均衡电路，

其中，所述校正电路包括：

转换所述AD转换器输出的数字数据的转换表；以及

根据所述AD转换器的输出数据和所述均衡电路的输出来生成所

述转换表的校正量计算部。

2.根据权利要求1所述的接收电路，其特征在于，

所述校正量计算部生成所述转换表，以便消除由所述AD转换器输出的ADC输出值与所述均衡电路针对所述ADC输出值的估计结果之间的依赖性。

3.根据权利要求2所述的接收电路，其特征在于，

所述校正量计算部将所述均衡电路针对所述ADC输出值的估计结果的期望值作为平均值，并将针对各个ADC输出值的所述估计结果与所述平均值的偏差作为表示所述依赖性的值。

4.根据权利要求3所述的接收电路，其特征在于，

所述校正量计算部调整所述均衡电路的估计结果的所述期望值，以使所述均衡电路算出的误差或误差的平方值变为阈值以下。

5.根据权利要求1所述的接收电路，其特征在于，

所述校正量计算部基于所述AD转换器的输出范围内的所有ADC输出值出现预定频率以上的数据来生成所述转换表。

6.根据权利要求1所述的接收电路，其特征在于，

所述校正量计算部根据所述均衡电路算出的均衡系数和所述AD转换器的输出范围来估计ADC输出值实际可取的输出范围，并基于所述输出范围内的所有ADC输出值出现预定频率以上的数据来生成所述转换表。

7.根据权利要求1所述的接收电路，其特征在于，

所述接收电路还包括产生任意电平的模拟试验信号的试验电压产生电路，并将所述试验电压产生电路的输出输入到所述AD转换器。

8.一种在电路中生成转换表的方法，所述电路包括：AD转换器、转换所述AD转换器输出的数字数据的转换表、以及均衡电路，所述方法的特征在于，

根据所述AD转换器的输出数据和所述均衡电路的输出来生成所述转换表。

9.根据权利要求8所述的方法，其特征在于，

所述转换表被生成以便消除所述均衡电路的估计结果对所述AD转换器的ADC输出值的依赖性。

10.一种信号传输系统，包括：发送信号的发送电路；与所述发送电路连接并传输所述信号的传输线路；以及与所述传输线路连接并接收所传输的所述信号的接收电路，所述信号传输系统的特征在于，

所述接收电路包括：

将接收的所述信号转换为多比特的数字信号的AD转换器；

校正所述AD转换器的非线性的校正电路；以及

均衡校正后的所述数字数据的均衡电路，

其中，所述校正电路包括：

转换所述AD转换器输出的数字数据的转换表；以及

根据所述AD转换器的输出数据和所述均衡电路的输出来生成所述转换表的校正量计算部。

11.一种接收电路，其特征在于，包括：

AD转换器；

校正所述AD转换器的输出的校正部；以及

均衡所述AD转换器的输出或所述校正部的输出的均衡部，

其中，所述校正部将所述AD转换器的输出基于转换表的校正量进行校正后输出给所述均衡部，

在所述转换表中保存有与误差相应的所述校正值，所述误差是在所述均衡部中进行了预定加权的所述AD转换器的输出和基于基准值对所述进行了预定加权的所述AD转换器的输出进行判定而得的判定值之间的误差。

12.根据权利要求11所述的半导体装置，其特征在于，

包括选择部，该选择部选择所述AD转换器的输出或所述校正部的输出来输出给所述均衡部，

所述选择部在第一预定期间内选择所述AD转换器的输出，在第二预定期间内选择所述校正部的输出，

在所述转换表中保存所述第一预定期间内的所述校正量，

在所述第二预定期间内，所述校正部基于保存了所述第一预定期间内的所述校正量的转换表来校正所述AD转换器的输出。

13.根据权利要求12所述的半导体装置，其特征在于，包括：

控制部，所述控制部基于所述第一预定期间和所述第二预定期间进行控制以使所述AD转换器的输出和所述校正部的输出交替地被选择，作为所述选择部的输出。