CN101789774A

CN101789774A - 全数字脉宽控制电路

Info

Publication number: CN101789774A
Application number: CN 200910045945
Authority: CN
Inventors: 鲁雪晴; 郑佳鹏; 李伟; 林庆龙; 欧阳雄
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-01-22
Filing date: 2009-01-22
Publication date: 2010-07-28
Anticipated expiration: 2029-01-22
Also published as: CN101789774B

Abstract

本发明提供一种全数字脉宽控制电路，包括脉冲产生器，信号合成单元，在所述脉冲产生器和信号合成单元之间连接有延迟控制单元和匹配延迟单元，其中，延迟控制单元，对所述脉冲产生器输入的参考信号进行延迟并选择延迟的信号输出给所述信号合成单元，匹配延迟单元，对所述延迟控制单元内产生的延迟进行补偿并输出给所述信号合成单元。所述延迟控制单元包括粗延迟单元、周期检测单元、第一选择器、精延迟单元。与现有的全数字脉宽控制电路相比，本发明提供的全数字脉宽控制电路通过周期检测单元检测输入信号周期，通过计算得到预期占空比所需要的延迟，对DL一次性进行调整，使输出信号的占空比快速达到预期值。

Description

全数字脉宽控制电路

技术领域

本发明涉及一种控制电路，尤其涉及一种全数字脉宽控制电路。

背景技术

在目前的全数字脉宽控制电路中，大部分是通过检测当前输出信号的脉宽比，将其与预期的脉宽比进行比较，根据比较结果逐步进行调整，最后使输出信号的脉宽比等于预期值。

请参阅图1，图1为来自杂志《Solid-State Circuits》，IEEE Journal ofVolume 41，Issue 6，June 2006Page(s)：1262 1274 Digital ObjectIdentifier 10.1109/JSSC.2006.874326，作者为You-Jen Wang；Shao-Ku Kao；Shen-Iuan Liu的一篇题为“An all-digital pul sewidth control loop”的论文，文中公开了一种全数字脉宽控制电路，输入信号进入ADPWCL(An all-digitalpul sewidth control loop)电路中，其中一路信号经过延迟线1(delay line，DL)进行延迟后输入至检测电路3(double edge detector，DED)，另一路信号被直接送给检测电路3，两路信号之间的延时差即为输出信号的脉冲宽度，从驱动时钟4(Clock driver，CD)输出信号的周期与输入信号一致。DL的延迟通过环路控制单元2(loop controller，LC)的输出来控制，LC电路检测输出信号的脉宽，并与期望的脉宽比较，从而产生输出以调整DL的延迟，进而调整输出信号的脉宽。

由于这种全数字脉宽控制电路的LC电路是在检测到输出信号的脉宽后通过反馈的方式进行逐步调整的，因此该调整过程需要较长的时间才能达到锁定的状态。

发明内容

本发明要解决的技术问题是：提供一种全数字脉宽控制电路，以解决脉宽调整时间长的问题。

为解决上述技术问题，本发明提供一种全数字脉宽控制电路，包括脉冲产生器，信号合成单元，在所述脉冲产生器和信号合成单元之间连接有延迟控制单元和匹配延迟单元，其中，

延迟控制单元，对所述脉冲产生器输入的参考信号进行延迟并选择延迟的信号输出给所述信号合成单元；

匹配延迟单元，对所述延迟控制单元内产生的延迟进行补偿并输出给所述信号合成单元。

进一步的，所述延迟控制单元包括：

粗延迟单元，对输入的参考信号进行延迟，产生系列延迟信号，所述系列延迟信号由不同个数的单位粗延迟信号组成；

周期检测单元，用所述粗延迟单元产生的系列延迟信号对参考信号进行采样，并对采样所得到的结果序列进行编码，得出参考信号的周期与单位粗延迟信号的比例关系值；

乘法单元，将所述周期值与一期望的占空比值相乘，得到所需要的延迟单元数；

第一选择器，根据乘法单元的结果从所述系列延迟信号中选择相应的粗延迟输出；

精延迟单元，根据所述乘法单元的结果对第一选择器输出的粗延迟输出信号进行进一步的精延迟输出；

进一步的，所述精延迟单元包括第一反相器、第二反相器、若干并联的开关电容单元，其中，

所述第一反相器和所述第二反相器串联，第一反相器的另一端与所述第一选择器的输出端连接；

所述开关电容单元由MOS电容和MOS晶体管组成，所述MOS电容一端连接在所述第一反相器和第二反相器之间的连线上，另一端与所述MOS晶体管的漏极连接；

所述MOS晶体管的栅极连接至所述乘法单元的输出端，源极接地。

进一步的，所述的MOS电容和MOS晶体管为P型或者N型。

进一步的，在所述信号合成单元与所述匹配延迟单元之间还设置有第二选择器，所述第二选择器的输入端分别与所述匹配延迟单元的输出端和精延迟单元的输出端连接，所述第二选择器的输出端与所述信号合成单元的第一输入端连接；

在所述信号合成单元与所述精延迟单元之间还设置有第三选择器，所述第三选择器的输入端分别与所述匹配延迟单元的输出端和精延迟单元的输出端连接，所述第三选择器的输出端与所述信号合成单元的第二输入端连接，

所述第二选择器和第三选择器的控制端连接外部控制信号，对所述第二选择器和第三选择器的输入进行选择。

进一步的，所述信号合成单元为锁存器，优选的，所述锁存器为SR型锁存器。

所述信号合成器的另一种优选方案为：所述信号合成单元包括二选一多路选择器和触发器，其中，所述二选一多路选择器的第一输入端与所述第二选择器的输出端连接，第二输入端与所述第三选择器的输出端连接，所述二选一多路选择器的输出端与触发器的时钟输入端连接，控制端与所述触发器的输出端连接；

所述触发器的信号输入端与互补输出端连接。优选的，所述触发器为单相时钟边沿触发器。

进一步的，所述第一选择器为多路选择器。

进一步的，所述第二选择器和第三选择器为二选一多路选择器。

与现有的全数字脉宽控制电路相比，本发明提供的全数字脉宽控制电路通过周期检测单元检测输入信号周期，通过计算得到预期占空比所需要的延迟，对DL一次性进行调整，使输出信号的占空比快速达到预期值。

而且，将现有电路中的DL分成粗延迟单元和精延迟单元两部分，有效提高了精度，同时减少了DL的长度，提高了电路的性能。

附图说明

以下结合附图和具体实施例对本发明的全数字脉宽控制电路作进一步详细的描述。

图1是现有技术中全数字脉宽控制电路的结构图；

图2是本发明实施例中全数字脉宽控制电路的结构图；

图3是本发明实施例中全数字脉宽控制电路中包含延迟控制单元详细电路结构的结构图；

图4是本发明实施例中精延迟单元的电路结构图；

图5是本发明实施例中的信号合成单元的电路结构图；

图6是本发明实施例中占空比为20％的信号合成时序示意图。

具体实施方式

请参阅图2，图2是本发明实施例中全数字脉宽控制电路结构图，该电路结构包括：包括脉冲产生器14，信号合成单元11，在所述脉冲产生器14和信号合成单元11之间连接有延迟控制单元20和匹配延迟单元10，其中，延迟控制单元20对所述脉冲产生器14输入的参考信号进行延迟并选择延迟的信号输出给所述信号合成单元11，匹配延迟单元10对所述延迟控制单元20内产生的延迟进行补偿并输出给所述信号合成单元11。本实施例中，延迟控制单元20的输入端与所述脉冲产生器14的输出端连接，匹配延迟单元10的输入端与所述脉冲产生器14的输出端连接。

请参阅图3，图3是本发明实施例中全数字脉宽控制电路中包含延迟控制单元详细电路结构的结构图，所述延迟控制单元20包括粗延迟单元5、周期检测单元6、乘法单元7、第一选择器8、精延迟单元9。

下面对图3中各个电路模块进行详细描述：

粗延迟单元5，对输入的参考信号进行延迟，每一级延迟一个时间Td，于是产生系列延迟信号。

周期检测单元6，用所述粗延迟单元5产生的系列延迟信号对参考信号进行采样，并对采样所得到的结果序列进行编码，得出编码后的周期与单位粗延迟Td的比例关系值；所述周期检测单元6设有7位寄存器表示参考信号，则参考信号的周期值可以表示成T<6:0>。本实施例中，周期检测单元6的输入端分别与参考信号以及所述粗延迟单元5的输出端连接。

乘法单元7，将所述周期值T<6:0>与期望的占空比值(即控制信号)相乘，得到所需要的延迟单元数，并输出至第一选择器8和精延迟单元9，所述占空比值根据实际需要来设置。本实施例中，乘法单元7的输入端与所述周期检测单元6的输出端连接。

所述第一选择器8为多路选择器，根据乘法单元7的结果选择相应的粗延迟输出，具体的选择及输出方式容后描述。本实施例中，所述第一选择器8为16位多路选择器，输入端与所述粗延迟单元5的输出端连接，控制端与所述乘法单元7输出端的高四位连接。

精延迟单元9，根据所述乘法单元7的结果选择预设的精延迟输出，具体的选择及输出方式容后描述。本实施例中，精延迟单元9的输入端与所述第一选择器8的输出端连接，控制端与所述乘法单元7的低3位输出端相连。

匹配延迟单元10，对输入的参考信号进行补偿延迟，以匹配所述第一选择器8和所述精延迟单元9产生的固有延迟。换而言之，就是匹配延迟单元10对参考信号的延迟量，等于在没有外界信号干扰的情况下，参考信号经过第一选择器8和精延迟单元9后产生的固有延迟。

信号合成单元11为锁存器，优先选择为SR型锁存器，具有两个输入端IN1、IN2和一个输出端OUT，其中一个输入端用于接收匹配延迟单元10的输出信号CLK1，而另一个输入端则用于接收精延迟单元9的输出信号CLK2。为了使I N1、IN2所接收的输入信号能够在CLK1与CLK2之间切换，从而得到不同的输出时钟信号，所述匹配延迟单元10与信号合成单元11之间还设有第二选择器12。其中，所述第二选择器12的输入端分别连接至CLK1和CLK2，输出端连接至信号合成单元11的IN1输入端。同样地，所述精延迟单元9与信号合成单元11之间也设有第三选择器13，其输入端分别连接至CLK1和CLK2，输出端连接至信号合成单元11的IN2输入端，通过外部控制信号控制第二、第三选择器12、13，即可实现CLK1、CLK2分别输入至IN1、IN2，或者CLK1、CLK2分别输入至IN2、IN1。

请参阅图4，图4是本发明实施例中精延迟单元9的电路结构图。所述精延迟单元9包括第一反相器90、第二反相器91、若干并联的开关电容单元92。所述第一反相器90的一端与第一选择器8的输出端相连，另一端与所述第二反相器91连接，其中，所述开关电容单元92由MOS电容920和MOS晶体管921组成，所述的MOS电容920和MOS晶体管921为P型或者N型，本实施例中，选择所述的MOS电容920和MOS晶体管921为N型，即NMOS电容920和NMOS晶体管921，所述NMOS电容920一端连接在所述第一反相器90和第二反相器91之间的连线上，另一端与所述NMOS晶体管921的漏极(D)连接，所述NMOS晶体管921的源端(S)接地。栅极(G)与乘法单元7连接，用于接收乘法单元7输出的控制信号。本实施例中，并联的开关电容单元92为三组，其电容值的比例分别为4∶2∶1，栅极(G)接收到乘法单元7输出的小数位三位的控制信号，根据精延迟单元的精度需要，选择预设的控制信号来开启栅极(G)，即可得到不同组合的电容值，从而可以得到不同的精延迟时间，如当输出的小数位为.011时，开启对应的第二和第三组开关电容单元92，于是得到3/8Td的延迟；当输出的小数位为0.101时，开启第一和第三组开关电容单元92，得到5/8Td的延迟。

请参阅图5，图5是本发明实施例中一种信号合成单元11的电路结构图。为了提高触发器器件的工作速度，所述信号合成单元11包括二选一多路选择器110和触发器111，本实施例中，所述触发器111为单相时钟边沿触发器111，其中，所述二选一多路选择器110的第一输入端(IN1)与所述第二选择器12的输出端(S)连接，第二输入端(IN2)与所述第三选择器13的输出端(R)连接，输出端(O)与触发器111的时钟输入端(CK)连接，控制端(C)与所述触发器111的输出端(Q)连接，所述触发器111的信号输入端(D)与互补输出端(QB)连接。本实施例中选用的单相时钟边沿触发器111比普通的触发器速度快，提高了电路的性能。

下面结合图3至图5对本实施例中全数字脉宽控制电路的具体工作方式进行描述，首先，所述第二选择器12和第三选择器13的工作过程如下：

一：当要求输出的占空比小于等于50％时，本实施例选择占空比为20％，则将乘法单元的控制信号，即所需要的延迟单元数设置为占空比20％与参考信号的周期值T<6:0>的乘积，那么从精延迟单元9输出的信号CLK2与匹配延迟单元10输出的信号CLK1之间的延迟就是20％周期，并且CLK2滞后于CLK1，这时第二选择器12与第三选择器13的外部控制信号为“0”，则第二选择器12将选择CLK1输出，同时第三选择器13选择CLK2输出，也即信号合成单元11的IN2端接收到的信号滞后IN1端接收到的信号20％周期，这时输出时钟信号的占空比就为20％。

二.当要求的占空比大于50％时，本实施例选择占空比为80％，则乘法单元7中与参考信号的周期值T<6:0>相乘的比例系数为1减去所要求的占空比(20％＝1-80％)，则CLK2还是滞后CLK120％周期，但这时第二选择器12与第三选择器13的外部控制信号为“1”，即第二选择器12将选择CLK2输出，同时第三选择器13选择CLK1输出，这时就变成了信号合成单元11的IN1端接收到的信号滞后IN2端接收到的信号20％周期，由于CLK1和CLK2的周期是一致的，所以输出时钟信号的占空比就为80％。

这样做的好处是减小了周期检测单元6的误差对电路的影响，同时简化了电路的设计。

整个电路的工作过程如下：

当输入的参考信号进入全数字脉宽控制电路时，参考信号分成两路：

一路经过匹配延迟单元10进入信号合成单元11。

另一路经过粗延迟单元5进行延迟，本实施例中，选择粗延迟单元5共有40级，每一级的延迟是Td，即每相邻两个信号间的时间延迟为Td，粗延迟单元5对参考信号进行延迟，输出一系列延迟信号DL1-DL40。

将DL1-DL40输入周期检测单元6，因为DL1-DL40都是滞后于参考时钟的，由此采样得到一个二进制的序列B1B2B3…B40，下面分情况做说明：

1.若T<6:0>≤40Td＜2T<6:0>，则B1B2B3…B40＝1111…0000111(其中，省略部分为连续的1)，这个序列按位运算B_NB_N+1，则得到C1C2C3…C39＝000…0000100(省略部分为连续的0)，将C<1:39>按高位到低位进行优先权编码，得到D<5:0>＝37＝100101。再把C1C2C3…C39的各位相加，结果为1，表示40级粗延迟内只有1个周期通过，所以T<6:0>＝37*Td。为了保证参考信号的周期T<6:0>最后一位是小数位，将D<5:0>左移一位，在末位添0。最后输出T<6:0>＝100101.0，最后位是小数，则T<6:0>＝37Td。

2.若2T<6:0>≤40Td＜3T<6:0>，B1B2B3…B40＝1111…000011111…000111，按位运算B_NB_N+1，得到C1C2C3…C39＝000…000010000…000100，将C<1:39>按高位到低位进行优先权编码，得到D<5:0>＝37＝100101。再把C1C2C3…C39的各位相加，结果为2，表示40级粗延迟内有2个周期通过，所以T<6:0>＝37Td/2。所以T<6:0>＝D<5:0>/2，就是在D<5:0>最高位添0。最后输出T<6:0>＝010010.1。最后一位是小数位，也就是得到T<6:0>＝18.5Td。

3.根据上述两种情况，可以推得一般式：若nT<6:0>≤40Td＜(n+1)T<6:0>，n＝1，2，…，40，则C1C2C3…C39的各位相加的结果为n，表示40级粗延迟内有n个周期通过，所以T<6:0>＝37Td/n。其处理的情况与上述类似，在此不再详述。

当周期检测单元6得到T<6:0>后，乘法单元7对其进行运算，其运算过程参见第二选择器12和第三选择器13的工作过程的描述。最后的结果保留3位小数，不足的在后面补0。乘法单元7输出的高四位也就是将整数位输出给第一选择器8去选择粗延迟单元5的延迟级数。

而乘法单元7输出的低三位也就是小数位，则控制精延迟单元9的延迟。控制位每变化一位，精延迟单元9的延迟就变化1/8个Td。

补偿延迟单元10用来补偿第一选择器8产生的延迟和精延迟单元9的固有延迟。例如T<6:0>＝37Td，要求的输出信号的占空比为20％。则乘法单元7计算后的结果为T<6:0>*0.2＝7.4＝0111.011，那么第一选择器8收到的二进制控制信号为“0111”，对应的十进制数为“7”，则选择第7个延迟级DL7的输出，精延迟单元9收到的二进制控制信号为“011”，对应的十进制数为“3”，则产生的延迟为3/8Td，此时，精延迟单元9输出的信号CLK2与匹配延时单元10输出的信号CLK1之间的时延就等于7Td+3/8Td＝7.375Td。

请参阅图6，图6是本发明实施例中占空比为20％的信号合成时序示意图，当得到需要的延时信号后，信号合成单元11对这两路信号进行合成，本实施例中，将信号进入二选一多路选择器110的IN1端的上升沿作为输出信号的上升沿，将信号进入二选一多路选择器110的IN2的上升沿作为输出信号的下降沿。此时的占空比小于50％的情况，这时IN2是滞后于IN1的。

最后输出的信号脉宽就等于IN2的上升沿对IN1的上升沿的延时，而输出信号的周期与参考信号的周期一致。这样，输出信号的占空比就等于7.375Td/37Td＝0.199，基本与要求的占空比一致。

以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。

Claims

1.一种全数字脉宽控制电路，包括脉冲产生器，信号合成单元，其特征在于，在所述脉冲产生器和信号合成单元之间连接有延迟控制单元和匹配延迟单元，其中，

延迟控制单元用以对所述脉冲产生器输入的参考信号进行延迟并选择延迟的信号输出给所述信号合成单元；

匹配延迟单元用以对所述延迟控制单元内产生的延迟进行补偿并输出给所述信号合成单元。

2.如权利要求1所述的全数字脉宽控制电路，其特征在于，所述延迟控制单元包括：

粗延迟单元用以对输入的参考信号进行延迟，产生系列延迟信号，所述系列延迟信号由不同个数的单位粗延迟信号组成；

周期检测单元用以对所述粗延迟单元产生的系列延迟信号对参考信号进行采样，并对采样所得到的结果序列进行编码，得出参考信号的周期与单位粗延迟信号的比例关系值；

乘法单元用以将所述周期值与一期望的占空比值相乘，得到所需要的延迟单元数；

第一选择器用以根据乘法单元的结果从所述系列延迟信号中选择相应的粗延迟输出；

精延迟单元用以根据所述乘法单元的结果对第一选择器输出的粗延迟输出信号进行进一步的精延迟输出。

3.如权利要求2所述的全数字脉宽控制电路，其特征在于：所述精延迟单元包括第一反相器、第二反相器、若干并联的开关电容单元，其中，

4.如权利要求3所述的全数字脉宽控制电路，其特征在于：所述的MOS电容和MOS晶体管为P型或者N型。

5.如权利要求2所述的全数字脉宽控制电路，其特征在于：在所述信号合成单元与所述匹配延迟单元之间还设置有第二选择器，所述第二选择器的输入端分别与所述匹配延迟单元的输出端和精延迟单元的输出端连接，所述第二选择器的输出端与所述信号合成单元的第一输入端连接；

6.如权利要求5所述的全数字脉宽控制电路，其特征在于：所述信号合成单元为锁存器。

7.如权利要求6所述的全数字脉宽控制电路，其特征在于：所述锁存器为SR型锁存器。

8.如权利要求5所述的全数字脉宽控制电路，其特征在于：所述信号合成单元包括二选一多路选择器和触发器，其中，

所述二选一多路选择器的第一输入端与所述第二选择器的输出端连接，第二输入端与所述第三选择器的输出端连接，所述二选一多路选择器的输出端与触发器的时钟输入端连接，控制端与所述触发器的输出端连接；

所述触发器的信号输入端与互补输出端连接。

9.权利要求8所述的全数字脉宽控制电路，其特征在于：所述触发器为单相时钟边沿触发器。

10.如权利要求2所述的全数字脉宽控制电路，其特征在于：所述第一选择器为多路选择器。

11.如权利要求5所述的全数字脉宽控制电路，其特征在于：所述第二选择器和第三选择器为二选一多路选择器。