CN101783687B

CN101783687B - 一种全数字的开关电容sigma-delta调制器可测性设计电路及方法

Info

Publication number: CN101783687B
Application number: CN 200910077073
Authority: CN
Inventors: 冯建华; 任建国; 叶红飞
Original assignee: Peking University
Current assignee: North, Wuxi micro sensing Science and Technology Ltd.; Peking University
Priority date: 2009-01-19
Filing date: 2009-01-19
Publication date: 2013-06-12
Anticipated expiration: 2029-01-19
Also published as: CN101783687A

Abstract

本发明涉及一种全数字的开关电容sigma-delta调制器可测性设计(DFT)方法，包括：根据已设计的待测sigma-delta调制器结构进行修改，在进行测试时，原始的输入端连接到Gnd；复用待测sigma-delta调制器本身包含的一位反馈DAC，将其重新配置为三个输出级Vref+、Gnd和Vref-；由量化器数字输出(D0)与施加的数字激励(Ds)之差决定该反馈DAC的输出，并通过分析数字激励及量化器数字输出测得待测sigma-delta调制器的性能。本发明还提出一种对应的DFT电路。本发明的技术方案提供了一种全数字的开关电容sigma-delta调制器DFT方法，不需要采用昂贵的模拟激励源测试调制器，测试成本很低，测试时间较短，具有at-speed测试能力，能够有效地降低产品time-to-market时间。

Description

一种全数字的开关电容sigma-delta调制器可测性设计电路及方法

技术领域

本发明涉及集成电路设计测试领域，具体涉及一种全数字的sigma-delta调制器DFT(Design For Testability，可测性设计)电路及方法。

背景技术

随着工艺的发展、设计方法的进步，越来越多的模拟芯片甚至射频芯片与数字芯片集成在一起，形成SOC(System on Chip，片上系统)芯片。芯片的管子数目迅速增加，而引脚的数目并没有随之增加，增加了芯片的测试难度，进而增加了芯片的测试成本。对于数字芯片，扫描链(SCAN)以及BIST(Built-In Self Test Technique，内建自测试)的发展有效地改善了芯片的可控制性和可观测性。而模拟芯片的可测性研究目前还没有大的进展。基于SOC片上DSP(Digital SignalProcessing，数字信号处理)模块的模拟电路DFT方法是近年来模拟电路DFT方法研究得主要方向。Sigma-delta ADC广泛应用于数字电话、音频以及数字电压表等SOC芯片。而sigma-delta ADC的性能主要由模拟调制器决定，因此sigma-delta调制器的可测性设计研究非常重要。

ADC测试可以分为动态测试和静态测试两大类。静态测试主要测量ADC的积分非线性(INL)、微分非线性(DNL)、增益(Gain)及偏置(Offset)。对于sigma-delta ADC，由于其本身的结构特点以及应用领域，一般主要关心其动态参数，即SNR(Signal to Noise Ratio，信噪比)、DR(Dynamic Range，动态范围)等。无论哪种参数测量，要求测试仪提供比待测ADC精度更高的激励源，因此要求昂贵的SOC ATE(Automatic Test Equipment，自动测试仪)。为了降低ADC测试成本，业界提出了许多ADC BIST方法。然而这些测试方法均采用片上模拟部件生成测试激励源，测量精度受到噪声，参数变化以及不匹配等因素的影响。

对于sigma-delta调制器测试，现有技术中提出了一种全数字的DFT结构，通过施加数字激励源，捕获数字输出，再经过数字处理即可测量sigma-delta调制器的性能。这种测试方法不需要昂贵的模拟激励源，有效地降低了调制器测试成本。然而现有技术中采用数字激励源时，需要采用一个模拟增益模块，会影响测量的准确性。此外，在测试模式中，输入通道没有被覆盖，降低了测试的准确性。

发明内容

本发明的目的是提供一种开关电容sigma-delta调制器的DFT方法，以实现sigma-delta调制器的全数字测试。

为了达到上述目的，本发明的技术方案提出一种全数字的开关电容sigma-delta调制器DFT电路，所述电路根据已设计的待测sigma-delta调制器结构进行修改以提供DFT方法，所述修改包括：

在原始输入信号中增加了Gnd选项，对应在原始输入端增加了进行测试时切换至Gnd的输入端开关(S2)；

在第一级积分器参考电平中增加了Gnd选项，对应将第一级积分器的参考电平开关(S1)由双向开关修改为三向开关；

增加数字激励输入端口，用于输入数字激励(Ds)；

增加数字加法器模块(Add)，计算量化器数字输出(D0)与数字激励(Ds)之差；在测试模式下利用所述数字加法器模块(Add)的输出决定所述第一级积分器的参考电平开关(S1)的连接状态，进而通过分析所述数字激励及量化器数字输出测得所述待测sigma-delta调制器的性能。

上述的DFT电路中，还包括：

控制模块，通过增加的模式选择信号(Test)控制所述电路在正常模式和测试模式之间切换。

上述的DFT电路中，所述控制模块将所述电路切换为正常模式时，所述第一级积分器的操作方法为：

所述输入端开关(S2)分别连接到Vin+和Vin-；所述数字加法器模块(Add)被旁路，则所述第一级积分器的参考电平开关(S1)通过所述量化器反馈控制连接到Vref+或Vref-；

其他部分的电路操作时序与原始调制器相应部分操作时序一致。

上述的DFT电路中，所述控制模块将所述电路切换为测试模式时，所述第一级积分器的操作方法为：

所述输入端开关(S2)连接到Gnd；所述数字加法器模块(Add)计算量化器数字输出(D0)与输入数字激励(Ds)之差；通过所述数字加法器模块(Add)的输出控制所述第一级积分器的参考电平开关(S1)连接到Vref+、Gnd或Vref-；

上述的DFT电路中，在所述测试模式下，将所述量化器数字输出(D0)通过傅立叶变换获得输出频谱：

得到的信噪比加上6dB即为在所述数字激励(Ds)的输入信号幅度下所述待测sigma-delta调制器的信噪比；

得到的偏置减去6dB即为在所述数字激励(Ds)的输入信号幅度下所述待测sigma-delta调制器的偏置。

上述的DFT电路中，所述量化器数字输出(D0)通过输出到自动测试仪进行傅立叶变换处理，或通过片上硬件电路进行傅立叶变换处理。

上述的DFT电路中，所述数字激励(Ds)通过软件调制器或硬件调制器生成，并要求所述数字激励(Ds)的信噪比远大于所述待测sigma-delta调制器的信噪比。

本发明的技术方案还对应提出一种全数字的开关电容sigma-delta调制器DFT方法，该方法包括：根据已设计的待测sigma-delta调制器结构进行修改，在进行测试时，原始的输入端连接到Gnd；复用所述待测sigma-delta调制器本身包含的一位反馈DAC，将其重新配置为三个输出级Vref+、Gnd和Vref-；由量化器数字输出(D0)与施加的数字激励(Ds)之差决定所述反馈DAC的输出，并通过分析所述数字激励及量化器数字输出测得所述待测sigma-delta调制器的性能。

上述的DFT方法中，所述根据待测sigma-delta调制器结构进行的修改包括：

增加数字激励输入端口，用于输入数字激励(Ds)；

增加数字加法器模块(Add)，计算量化器数字输出(D0)与数字激励(Ds)之差；在测试模式下利用所述数字加法器模块(Add)的输出决定所述第一级积分器的参考电平开关(S1)的连接状态；

增加控制模块，通过模式选择信号(test)控制电路在正常模式和测试模式之间切换。

上述的DFT方法中，

在正常模式下，所述第一级积分器的操作方法为：所述输入端开关(S2)分别连接到Vin+和Vin-；所述数字加法器模块(Add)被旁路，则所述第一级积分器的参考电平开关(S1)通过所述量化器反馈控制连接到Vref+或Vref-；其他部分的电路操作时序与原始调制器相应部分操作时序一致；

在测试模式下，所述第一级积分器的操作方法为：所述输入端开关(S2)连接到Gnd；所述数字加法器模块(Add)计算量化器数字输出(D0)与输入数字激励(Ds)之差；通过所述数字加法器模块(Add)的输出控制所述第一级积分器的参考电平开关(S1)连接到Vref+、Gnd或Vref-；其他部分的电路操作时序与原始调制器相应部分操作时序一致。

上述的DFT方法中，在所述测试模式下，将所述量化器数字输出(D0)通过傅立叶变换获得输出频谱：

本发明的技术方案提供了一种全数字的开关电容sigma-delta调制器DFT方法，不需要采用昂贵的模拟激励源测试调制器，其通过在设计时修改调制器的第一级积分器电路，在测试模式时，将调制器反馈DAC重新配置为Vref+，Gnd及Vref-三个输出级，通过数字激励位流与反馈数字位流之和控制DAC输出，通过分析数字输入输出即可测量得到调制器动态性能。本发明适用于sigma-delta调制器单芯片测试，以及SOC芯片中sigma-delta调制器测试。由于其全数字测试能力，其测试成本很低，测试时间较短，具有at-speed测试能力，能够有效地降低产品time-to-market时间。

附图说明

图1为本发明DFT电路的实施例一示意图；

图2为本发明DFT电路的实施例二示意图；

图3为插入本发明DFT电路之前满足设计要求的二阶共电容sigma-delta调制器；

图4为采用本发明后的二阶sigma-delta调制器。

具体实施方式

以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明全数字的开关电容sigma-delta调制器DFT电路，是基于已设计的满足要求的单量化位开关电容sigma-delta调制器结构，对调制器的第一级积分电路进行修改，增加DFT部件，从而完成可测性设计。根据输入采样电容以及DAC反馈电容是否采用同一个电容，本发明的DFT电路实现方式分为共电容模式和双电容模式两类，分别以实施例一、二详述如下。

实施例一

共电容模式的电路特点为输入采样电容与DAC反馈电容为同一个电容。采用本发明DFT设计修改后的电路如图1所示。原始的第一级积分器包括S1、S3、S4、S5四组开关，电容Cs1、Cf1以及运算放大器OPAMP。原始的积分器采用差分输入结构，包括Vin+和Vin-；差分输出，包括Vout+和Vout-。原始的参考电平为Vref+和Vref-。

和

为两相非交叠时钟。本发明提供的DFT方法修改第一级积分器，其他积分器结构及操作时序保持不变。修改后的第一级积分器增加了一个开关S2，开关S1由双向开关修改为三向开关，同时增加了GND输入端和GND参考电压。同时增加了控制模块，数字加法器模块Add及数字激励源输入端。将模拟信号Xana施加到比待测调制器更高阶的sigma-delta软件或硬件调制器调制，可以得到数字激励源。本发明提供的DFT设计方法包括正常模式和测试模式两个操作模式，通过一个额外的数字信号Test控制。当Test＝0时，为正常模式，Sum等于量化器输出D0，第一阶积分器操作时序如下：开关S2分别连接到Vin+和Vin-；

时钟相，开关S3和S4闭合，S1和S5断开；

时钟相，开关S5闭合，S3和S4断开，Sum＝1时，S1连接到Vref+，Sum＝-1时，S1连接到Vref-。当Test＝1时，为测试模式，Sum等于D0和数字位流Ds之差，第一阶积分器操作时序如下：开关S2均连接到GND；

时钟相，开关S3和S4闭合，S1和S5断开；

时钟相，开关S5闭合，S3和S4断开，Sum＝2时，S5连接到Vref+，Sum＝-2时，S5连接到Vref-，Sum＝0时，S5连接到Gnd。在两种操作模式下，其他积分器的操作时序完全一致。对量化器位流进行FFT分析，测得的SNR加上额外的6dB可以得到调制器在模拟信号Xana下的SNR，测得的offset减去6dB，可以得到调制器在模拟信号Xana下的offset。此处需要说明的是，如果采用原始的测试方法，即采用外部sigma-delta DAC电路提供模拟信号，第一级放大器输入信号幅度应该为2Vref、Gnd及-2Vref，为了与正常操作模式兼容，本DFT方法设置反馈DAC输出为Vref+、GND及Vref-，即输入到第一级积分器的信号衰减了6dB，因此上述在计算SNR时需要额外增加6dB。而第一级积分器的offset在两种测试方法中均保持不变，因此测量的结果需要减去6dB得到实际的offset。

实施例二

双电容模式的电路特点为输入电容与DAC反馈电容为两个电容。采用本发明DFT设计修改后的电路如图2所示。原始的第一级积分器包括S1、S3、S4、S5、S6、S7六组开关，电容Cs1a、Cs1b、Cf1以及运算放大器OPAMP。原始的积分器采用差分输入结构，包括Vin+和Vin-；差分输出，包括Vout+和Vout-。原始的参考电平为Vref+和Vref-。

和

为两相非交叠时钟。本发明提供的DFT方法修改第一级积分器，保持其他积分器结构及操作时序保持不变。修改后的第一级积分器增加了一个开关S2，开关S1由双向开关修改为三向开关，同时增加了GND输入端和GND参考电压。同时增加了控制模块，数字加法器模块Add及数字激励源输入端。将模拟信号Xana施加到比待测调制器更高阶的sigma-delta软件或硬件调制器调制，可以得到数字激励源。本发明提供的DFT设计方法包括两个操作模式：正常模式和测试模式，通过一个额外的数字信号Test控制。当Test＝0时，为正常模式，Sum等于量化器输出D0，第一阶积分器操作时序如下：开关S2分别连接到Vin+和Vin-；

时钟相，开关S5和S7闭合，S3，S4和S6断开，Sum＝1时，S1连接到Vref+，Sum＝-1时，S1连接到Vref-；

时钟相，开关S3，S4和S6闭合，S1，S5和S7断开。当Test＝1时，为测试模式，Sum等于D0和数字位流Ds之差，第一阶积分器操作时序如下：开关S2均连接到GND；时钟相，开关S5和S7闭合，S3，S4和S6断开，Sum＝2时，S1连接到Vref+，Sum＝-2时，S1连接到Vref-，Sum＝0时，S1连接到Gnd；

时钟相，开关S3，S4和S6闭合，S1，S5和S7断开。在两种操作模式下，其他积分器的操作时序完全一致。对量化器位流进行FFT分析，测得的SNR加上额外的6dB可以得到调制器在模拟信号Xana下的SNR，测得的offset减去6dB，可以得到调制器在模拟信号Xana下的offset。

对于其他双电容模式，根据上述双电容方式修改第一级积分器中DAC反馈路径与输入路径，保持测试模式下操作时序与正常模式下相同，亦可取得相同的DFT效果。

共电容模式下，提供的DFT方法可以覆盖到除S3外的调制器所有部件，包括开关，电容以及运算放大器，覆盖率很高，测试的准确性很高。对于双电容模式，提供的DFT方法无法覆盖到开关S4，S7以及电容Cs1a，因此其覆盖率相对较低，测试的准确性相对于公电容模式较低。优选在sigma-delta调制器设计时采用共电容设计方法。

实施例三

以下以二阶共电容sigma-delta调制器为例对本发明进一步加以说明。

首先设计满足要求的sigma-delta调制器，如图3所示。其设计的第一级积分器操作时序是：时钟相，开关S3和S4闭合，S1和S5断开；

时钟相，开关S5闭合，S3和S4断开，D0＝1时，S1连接到Vref+，D0＝-1时，S1连接到Vref-。

图4为针对图3，采用本发明添加DFT模块后的二阶sigma-delta调制器。相对于图3，其修改的部分包括：增加了开关S2用以控制输入端；将开关S1由双向开关修改为三向开关；输入信号增加了Gnd选项；参考电平增加了Gnd选项；增加了模式选择信号Test；增加了控制模块；增加了数字加法器模块Add；增加了数字激励源输入端口，以施加数字激励Ds。

当Test＝0时，调制器为正常模式，数字加法器模块Add旁路，Sum等于量化器输出D0，第一级积分器操作时序如下：开关S2分别连接到Vin+和Vin-；

时钟相，开关S3和S4闭合，S1和S5断开；

时钟相，开关S5闭合，S3和S4断开，Sum＝1时，S1连接到Vref+，Sum＝-1时，S1连接到Vref-。第二级积分器操作时序与图3中操作时序完全一致。

当Test＝1时，测试模式，Sum等于D0和数字位流Ds之差，第一级积分器操作时序如下：开关S2均连接到GND；

时钟相，开关S3和S4闭合，S1和S5断开；时钟相，开关S5闭合，S3和S4断开，Sum＝2时，S5连接到Vref+，Sum＝-2时，S5连接到Vref-，Sum＝0时，S5连接到Gnd。第二级积分器操作实现与图3中操作时序完全一致。

测试模式下，其数字激励输入信号可以通过软件sigma-delta调制器生成或硬件调制器生成。在相同的过采样率的条件下，三阶调制器的SNR远大于二阶调制器的SNR，因此可以利用三阶调制器生成数字激励测量图4所示的二阶调制器。同理也可以采用其他高阶调制器生成数字激励。

测试模式下，数字激励可以通过三种方式施加到调制器，分别为：1、软件生成数字激励，然后通过ATE提供给调制器；2、软件生成数字激励，测试前存储到芯片内置的存储器中，测试时由内置的存储器提供数字激励；3、通过芯片内部模块硬件生成数字激励，直接施加给调制器。

测试模式下，量化器数字输出可以通过两种方式处理，分别为：1、输出到ATE，然后通过软件进行FFT分析，得到输出频谱；2、通过芯片内部DSP芯片进行FFT分析，得到输出频谱。测量得到的SNR加上6dB为输入信号幅度下调制器的SNR；测量得到的offset减去6dB为输入信号幅度下调制器的offset。

依据本发明公开的内容，本领域的普通技术人员能够显而易见地想到一些雷同、替代方案，均应落入本发明保护的范围。

Claims

1.一种全数字的开关电容sigma-delta调制器可测性设计电路，其特征在于，

该电路基于已设计的待测sigma-delta调制器，并对已设计的待测sigma-delta调制器的第一级积分器电路进行修改得到；

修改前的第一级积分器电路包括：差分输入Vin+和Vin-，差分输出Vout+和Vout-，参考电平Vref+和Vref-；

修改后的第一级积分器增加了输入端开关（S2），并且参考电平开关（S1）由双向开关修改为三向开关，同时增加了GND输入端、GND参考电压、数字激励输入端口和数字加法器模块（Add）；

输入端开关（S2），设置于待测sigma-delta调制器的输入端，用于在进行测试时将输入信号切换至新增的接地Gnd端；

参考电平开关（S1），设置于所述待测sigma-delta调制器的第一级积分器参考电平输入端，与所述参考电平中新增的接地Gnd端对应；

数字激励输入端口，用于输入数字激励（Ds）；

数字加法器模块（Add），计算所述待测sigma-delta调制器的量化器数字输出（D0）与数字激励（Ds）之差；在测试模式下利用所述数字加法器模块（Add）的输出决定所述第一级积分器的所述参考电平开关（S1）的连接状态，进而通过分析所述数字激励及量化器数字输出测得所述待测sigma-delta调制器的性能。

2.如权利要求1所述的可测性设计电路，其特征在于，所述电路还包括：

控制模块，通过增加的模式选择信号（Test）控制所述电路在正常模式和测试模式之间切换。

3.如权利要求2所述的可测性设计电路，其特征在于，所述控制模块将所述电路切换为正常模式时，所述第一级积分器的操作方法为：

所述输入端开关（S2）分别连接到Vin+和Vin-；所述数字加法器模块（Add）被旁路，则所述第一级积分器的参考电平开关（S1）通过所述量化器反馈控制连接到Vref+或Vref-；

4.如权利要求2所述的可测性设计电路，其特征在于，所述控制模块将所述电路切换为测试模式时，所述第一级积分器的操作方法为：

所述输入端开关（S2）连接到Gnd；所述数字加法器模块（Add）计算量化器数字输出（D0）与输入数字激励（Ds）之差；通过所述数字加法器模块（Add）的输出控制所述第一级积分器的参考电平开关（S1）连接到Vref+、Gnd或Vref-；

5.如权利要求4所述的可测性设计电路，其特征在于，在所述测试模式下，将所述量化器数字输出（D0）通过傅立叶变换获得输出频谱：

得到的信噪比加上6dB即为在所述数字激励（Ds）的输入信号幅度下所述待测sigma-delta调制器的信噪比；

得到的偏置减去6dB即为在所述数字激励（Ds）的输入信号幅度下所述待测sigma-delta调制器的偏置。

6.如权利要求1～5任一项所述的可测性设计电路，其特征在于，所述数字激励（Ds）通过软件调制器或硬件调制器生成，并要求所述数字激励（Ds）的信噪比远大于所述待测sigma-delta调制器的信噪比。

7.一种全数字的开关电容sigma-delta调制器可测性设计方法，其特征在于，该方法包括：根据已设计的待测sigma-delta调制器结构进行修改，所述修改包括：

在原始输入信号中增加了输入Gnd选项，对应在原始输入端增加了进行测试时切换至所述输入Gnd的输入端开关（S2）；

在第一级积分器参考电平中增加了参考Gnd选项，对应将第一级积分器的参考电平开关（S1）由双向开关修改为三向开关；

增加数字激励输入端口，用于输入数字激励（Ds）；

增加数字加法器模块（Add），计算量化器数字输出（D0）与数字激励（Ds）之差；在测试模式下利用所述数字加法器模块（Add）的输出决定所述第一级积分器的参考电平开关（S1）的连接状态；

在进行测试时，原始的输入端连接到所述输入Gnd；复用所述待测sigma-delta调制器本身包含的一位反馈DAC，将其重新配置为三个输出级Vref+、Gnd和Vref-；由量化器数字输出（D0）与施加的数字激励（Ds）之差决定所述反馈DAC的输出，并通过分析所述数字激励及量化器数字输出测得所述待测sigma-delta调制器的性能。

8.如权利要求7所述的可测性设计方法，其特征在于，所述根据已设计的待测sigma-delta调制器结构进行修改还包括：

增加控制模块，通过模式选择信号（Test）控制电路在正常模式和测试模式之间切换。

9.如权利要求8所述的可测性设计方法，其特征在于，

在正常模式下，所述第一级积分器的操作方法为：所述输入端开关（S2）分别连接到Vin+和Vin-；Vin+和Vin-表示第一级积分器的差分输入；所述数字加法器模块（Add）被旁路，则所述第一级积分器的参考电平开关（S1）通过所述量化器反馈控制连接到Vref+或Vref-；其他部分的电路操作时序与原始调制器相应部分操作时序一致；

在测试模式下，所述第一级积分器的操作方法为：所述输入端开关（S2）连接到所述输入Gnd；所述数字加法器模块（Add）计算量化器数字输出（D0）与输入数字激励（Ds）之差；通过所述数字加法器模块（Add）的输出控制所述第一级积分器的参考电平开关（S1）连接到Vref+、Gnd或Vref-；其他部分的电路操作时序与原始调制器相应部分操作时序一致。

10.如权利要求8所述的可测性设计方法，其特征在于，在所述测试模式下，将所述量化器数字输出（D0）通过傅立叶变换获得输出频谱：