CN101783315A

CN101783315A - 形成层间接触的方法

Info

Publication number: CN101783315A
Application number: CN200910045975A
Authority: CN
Inventors: 邹立
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2009-01-19
Filing date: 2009-01-19
Publication date: 2010-07-21
Anticipated expiration: 2029-01-19
Also published as: CN101783315B

Abstract

一种形成层间接触的方法，包括：提供具有沟槽的第一材料层以及填满所述沟槽并覆盖第一材料层表面的第二材料层；使用第一蚀刻步骤蚀刻第二材料层至曝露出第一材料层；使用第二蚀刻步骤继续蚀刻第一材料层至第一材料层的沟槽中的第二材料层露头形成第二材料插塞；在第一材料层及第二材料插塞表面形成蚀刻停止层；在蚀刻停止层表面形成第三材料层；蚀刻第三材料层及蚀刻停止层，形成与所述第二材料插塞连通的通孔；去除第二材料插塞表面及侧壁的蚀刻停止层。所述形成层间接触的方法还节约了工艺成本。

Description

形成层间接触的方法

技术领域

本发明涉及半导体制造领域，特别涉及形成层间接触的方法。

背景技术

目前，随着半导体制造工艺的发展，器件尺寸越来越小，相应例如DRAM等存储器件的密度也越来越高。因此，为了保持良好的器件性能，对例如位线上电容(COB，Capacitor Over Bit-line)堆叠模式的DRAM存储器中不同层间对准的要求也越来越高。例如，所述DRAM中存储数据的电容和存储节点接触之间的对准若出现偏差，就可能使得两者重叠面积过小，导致相应的接触电阻过大。而接触电阻过大就可能使得DRAM产品无法通过良率检测而被视为废品。因此，接触电阻过大也就成为了影响高密度DRAM产品良率的主要因素之一。

图1为一种DRAM存储单元中的位线300、存储节点接触100及其上存储数据的电容200的结构示意图。参照图1所示，由于受到高密度要求的限制，存储节点接触100上方的电容200并未完全覆盖所述存储节点接触。其中，虚线框代表了存储节点接触100和其上方电容200的重叠区域。该重叠区域是DRAM工作时，存储节点接触100和其上方电容200间传输电流的有效面积。

因此，一旦所述存储节点接触100和其上方电容200出现对准上的偏差，则存储节点接触100和其上方电容200的重叠区域也将产生面积减小的情况。而重叠区域面积的减小，也即两者间可传输电流的有效面积减小，将使得两者间的接触电阻增大，相应可传输电流也减小，从而导致存储单元的功能失效或错误。

现有的一种在DAM存储单元中形成存储节点接触及其上的电容的方法。参照图2a所示，首先对存储单元中的电介质层2进行蚀刻，直至接触插塞1，以形成存储节点接触孔4。所述接触插塞的材料可以是多晶硅。所述电介质层2中还具有位线3。由于为了保证存储节点接触孔4与位线3之间足够的隔离距离，存储节点接触孔4的孔径通常都需要很小。此处存储节点接触孔4的孔径小其实是造成后续存储节点接触与其上电容的面积偏离余量较小的原因，此点将在后面给出进一步说明。

参照图2b所示，在形成存储节点接触孔4之后，使用低压化学气相沉积的方法在具有存储节点接触孔4的电介质层2上形成多晶硅层5。所述多晶硅层5填满所述存储节点接触孔4并覆盖于电介质层2的表面。

参照图2c所示，接着用化学机械研磨的方法去除电介质层2表面的多晶硅层5，直至曝露出填满多晶硅的存储节点接触孔4。

参照图2d所示，接下来在电介质层2表面依次形成蚀刻停止层6和氧化层7。其中蚀刻停止层6的材料可以是Si₃N₄。所述蚀刻停止层6用于提高后续蚀刻氧化层7形成电容材料填充孔的准确性。为了使所述高密度DRAM具有足够大的电容，所述电容材料填充孔的深度都较深，例如2～3μm。而所述蚀刻停止层6可以确保对氧化层7蚀刻形成的电容材料填充孔的深度符合一致性的要求。

参照图2e所示，即如上所述的，对氧化层7进行蚀刻形成电容材料填充孔，并进一步蚀刻去除蚀刻停止层6，至曝露出填满多晶硅的存储节点接触孔4。

以上更多相关信息还可参考例如美国专利6150213中相关说明。

从图2e中可以看到，由于存储节点接触孔4的孔径很小，因此所述电容材料填充孔与填满多晶硅的存储节点接触孔4的重叠区域如虚线框所示，面积很小。

由上所述，虚线框所示的重叠区域决定了DRAM工作时，存储节点接触和其上方电容间传输电流的有效面积。因此，例如图2e所示的有效面积很小，相应存储节点接触和其上方电容间传输电流也很小，从而就可能导致存储单元的功能失效或错误。

并且，图2c中采用的化学机械研磨的方法工艺成本也较昂贵。

发明内容

本发明要解决的是现有技术接触面积对准偏差而导致接触电阻过大，且工艺成本较昂贵的问题。

为解决上述问题，本发明提供一种形成层间接触的方法，包括：

提供具有沟槽的第一材料层以及填满所述沟槽并覆盖第一材料层表面的第二材料层；

使用第一蚀刻步骤蚀刻第二材料层至曝露出第一材料层；

使用第二蚀刻步骤继续蚀刻第一材料层至第一材料层的沟槽中的第二材料层露头形成第二材料插塞；

在第一材料层及第二材料插塞表面形成蚀刻停止层；

在蚀刻停止层表面形成第三材料层；

蚀刻第三材料层及蚀刻停止层，形成与所述第二材料插塞连通的通孔；

去除第二材料插塞表面及侧壁的蚀刻停止层。

与现有技术相比，上述形成层间接触的方法具有以下优点：通过等离子体蚀刻的方法过蚀刻第二材料层，形成第二材料插塞，并随后形成与第二材料插塞连通的通孔。则所述通孔与第二材料插塞的接触面积除了第二材料插塞的表面面积外，还包括第二材料插塞侧壁的面积。因此增加了所述接触面积，相应接触电阻也减小。

并且，去除第一材料层表面的第二材料层采用蚀刻的方法，相对于额外使用化学机械研磨的方法，也节约了工艺成本。

附图说明

图1是一种DRAM存储单元中的位线、存储节点接触及其上电容的结构示意图；

图2a至图2e是现有技术在DAM存储单元中形成存储节点接触及其上电容的方法；

图3是本发明形成层间接触的方法的一种实施方式流程图；

图4a至图4g是本发明形成层间接触的方法的一种实施例示意图。

具体实施方式

通过对现有工艺的分析可以得到，现有工艺由于受高密度要求的限制，因而对两个接触层间的对准要求很高，若由于工艺误差而造成对准出现偏差，则就会影响接触面积的大小，并使得接触电阻的大小不符合要求。因此，若能提高所述两个接触层间的可接触面积，那么即使出现对准偏差造成的接触面积减小，也将因可接触面积较大而改善接触电阻情况。

基于此，本发明提供一种形成层间接触的方法，参照图3所示，所述形成层间接触的方法的一种实施方式可以包括：

步骤s1，提供具有沟槽的第一材料层以及填满所述沟槽并覆盖第一材料层表面的第二材料层；

步骤s2，使用第一蚀刻步骤蚀刻第二材料层至曝露出第一材料层；

步骤s3，使用第二蚀刻步骤继续蚀刻第一材料层至第一材料层的沟槽中的第二材料层露头形成第二材料插塞；

步骤s4，在第一材料层及第二材料插塞表面形成蚀刻停止层；

步骤s5，在蚀刻停止层表面形成第三材料层；

步骤s6，蚀刻第三材料层及蚀刻停止层，形成与所述第二材料插塞连通的通孔；

步骤s7，去除第二材料插塞表面及侧壁的蚀刻停止层。

上述实施方式中，在步骤s3中，继续使用等离子体蚀刻的方法蚀刻第一材料层，就是为了对第一材料层进行过蚀刻，从而使填充至第一材料层沟槽中的第二材料层高出第一材料层，以露头形成第二材料插塞。此处形成第二材料插塞的作用即如上所述是为了增加后续形成的通孔与第二材料层的可接触面积。

因此，当后续步骤s5形成与第二材料插塞连通的通孔后，由于第二材料插塞具有一定高度的侧壁，因而所述通孔与第二材料层的可接触面积，除了通孔与第二材料插塞表面的接触面积，还增加了通孔与第二材料插塞侧壁的接触面积。

以下通过一个具体的在DAM存储单元中形成存储节点接触及在其上形成存储数据的电容的实例对上述形成层间接触的方法作进一步说明。

参照图4a所示，假设DRAM存储单元中已具有第一介电层11，所述第一介电层11中具有沟槽，所述沟槽中已形成有第一插塞10。所述第一介电层11上具有第二介电层20，所述第二介电层20中具有位线30，且所述第二介电层20中具有存储节点接触孔，第一导电层50填满所述存储节点接触孔，并与所述第一插塞10连通，且覆盖所述第二介电层20表面。

以所述第一导电层50填充所述存储节点接触孔的方法可以采用低压化学气相沉积，所述第一导电层50的材料可以采用多晶硅。

而由于需要使得后续形成的存储节点接触与所述位线30保持足够的隔离距离，所述存储节点接触孔的孔径通常也很小。

为了形成存储节点接触，首先需要去除覆盖所述第二介电层20表面的第一导电层50。本例中所述去除的方法采用感应耦合等离子(ICP，InductiveCoupled Plasma)蚀刻的方法。通过所述感应耦合等离子蚀刻的方法对所述第一导电层50进行各向异性蚀刻。

其中，以第一导电层50的材料是多晶硅为例，所述感应耦合等离子蚀刻的蚀刻气体可以采用HBr、SF₆、He O₂(氦气和氧气的混合气体，包含30％的氧气和70％的氦气)的混合气体，其中HBr的流量为150～300sccm，例如150sccm、300sccm等，SF₆的流量为5～15sccm，例如5sccm、15sccm等，He O₂的流量为10～20sccm，例如10sccm、20sccm等，反应气压为5～10毫托(mT)，例如5mT、10mT等，顶部射频源功率为300～500瓦(W)，例如300W、500W等，底部射频源功率为75～150W，例如75W、150W等。

参照图4b所示，经过蚀刻，第二介电层20表面的第一导电层50被去除，第二介电层20中的第一导电层50形成存储节点接触。此时，对所述第二介电层20继续进行过蚀刻以使得第二介电层20中的第一导电层50露头。所述露头高度决定了后续能够增加的存储节点接触与电容填充孔的可接触面积。

所述蚀刻采用高选择比的蚀刻方法，例如仍然采用感应耦合等离子蚀刻的方法。以蚀刻后第一导电层50的露头高度来控制所述蚀刻过程。

以所述第二介电层20的材料是氧化材料，所述第一导电层50的材料是多晶硅为例，以需蚀刻使得所述第一导电层50相对于第二介电层20的露头高度为200～400埃，采用对氧化材料蚀刻速率很高而对多晶硅材料蚀刻速率很低的蚀刻气体，例如采用CHF₃、CH₂F₂、O₂的混合气体，其中CHF₃的流量为20～50sccm，，CH₂F₂的流量为40～80sccm，O₂的流量为4～10sccm，反应气压为30～60mT，顶部射频源功率为200～300W，底部射频源功率为50～100W。

参照图4c所示，在过蚀刻之后，第二介电层20中的第一导电层50露头形成第二插塞51。此时，停止所述蚀刻。并开始进行在第二介电层20及第二插塞51表面形成存储数据的电容的工艺。

参照图4d所示，在第二介电层20及第二插塞51表面形成蚀刻停止层60。所述蚀刻停止层60的作用是为了保证后续形成电容材料填充孔的蚀刻深度一致。所述蚀刻停止层60的材料可以为Si₃N₄，形成所述蚀刻停止层60的方法可以采用化学气相沉积。所述蚀刻停止层的厚度与后续在其上形成的介电层的厚度有关。

而由于第二插塞51相对于第二介电层20表面高出一段距离，因而所形成的蚀刻停止层60的表面也相应在第二插塞51表面形成起伏。

参照图4e所示，在蚀刻停止层60表面形成第三介电层70。所述第三介电层70的材料可以为氧化材料，形成所述第三介电层70的方法可以采用化学气相沉积。由于之后在第三介电层70中形成电容材料填充孔的深度与所设计的电容大小有关，因而此处第三介电层70的厚度其实也决定着可形成的填充孔的最大深度。例如，所述第三介电层70的厚度可以为例如5000埃至50000埃。

参照图4f所示，在第三介电层70中形成通孔作为电容材料填充孔80并曝露出第二插塞51。在所述第三介电层70中形成电容材料填充孔80可以采用电容耦合等离子(CCP，Capacitive Coupled Plasma)蚀刻设备。这种设备也有两个射频源，顶部射频源和底部射频源分别控制等离子体的密度和离子轰击的能量。该蚀刻设备非常适合于DRAM工艺中高密度电容器通孔阵列的蚀刻。

所述蚀刻过程包括两步：

第一步为对第三介电层70的蚀刻，例如采用C₄F₆、C₃F₈、氩气、氧气的混合气体作为蚀刻气体，其中C₄F₆流量为20～30sccm，C₃F₈流量为10～20sccm，氩气流量为400～800sccm，氧气流量为15～50sccm，反应气压为15～30mT，顶部射频源功率为1800～2200W，底部射频源功率为1400～2000W。

上述蚀刻条件具有很高的蚀刻选择比，也就是说对第三介电层70的蚀刻速率很高，而对蚀刻停止层60的蚀刻速率很低。这样可以保证长时间对第三介电层70的蚀刻之后，所形成的通孔都可以停止在蚀刻停止层60上，而不会有的通孔很深，有的通孔很浅。

第二步为对蚀刻停止层60的蚀刻，例如采用CH₂F₂、氩气、氧气的混合气体作为蚀刻气体，其中，CH₂F₂流量为30～60sccm，氩气流量为150～500sccm，氧气流量为10～60sccm，反应气压为50～100mT，顶部射频源功率为500～800W，底部射频源功率为200～600W。

该蚀刻方向垂直于蚀刻停止层60，由于第二插塞51的存在，使得在这一步骤的蚀刻之后，第二插塞51侧壁的蚀刻停止层60被保留了下来，而其他位置的蚀刻停止层60都被移除。

参照图4g所示，去除第二插塞51侧壁的蚀刻停止层60，以曝露出第二插塞51的侧壁。此处采用各向同性的蚀刻方法，例如采用湿法蚀刻的方法，以所述蚀刻停止层60是Si₃N₄为例，所述湿法蚀刻的蚀刻剂可以采用磷酸(H₃PO₄)。

通过磷酸蚀刻之后，所述第二插塞51侧壁的Si₃N₄被去除，从而使得第二插塞51的侧壁也成为与所述电容材料填充孔80的可接触面积。因此，第二插塞51与电容材料填充孔80的可接触面积得到了增加，也即存储节点接触与电容材料填充孔80的可接触面积得到了增加。

此外，磷酸还会腐蚀第二插塞51表面的Si₃N₄，例如虚线框81所包围的区域，从而使得第二插塞51所曝露出的面积更大，即进一步了增加了存储节点接触与电容材料填充孔80的可接触面积。

因此，通过上述的实例可以看到，所述存储节点接触与电容材料填充孔的可接触面积得到了较大的增加。因而，即使出现所述对准上的偏差，由于可接触面积得到了增加，相应对接触电阻产生的不利影响也将得到一定的改善。

并且，从上述实例中可以看到，所述形成层间接触的方法不仅适用于在在DAM存储单元中形成存储节点接触及在其上形成存储数据的电容，还适用于其他对接触电阻值较敏感的半导体制造工艺中。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种形成层间接触的方法，其特征在于，包括：

使用第一蚀刻步骤蚀刻第二材料层至曝露出第一材料层；

在第一材料层及第二材料插塞表面形成蚀刻停止层；

在蚀刻停止层表面形成第三材料层；

去除第二材料插塞表面及侧壁的蚀刻停止层。

2.如权利要求1所述的形成层间接触的方法，其特征在于，所述第一材料层为氧化层，所述第二材料层为多晶硅。

3.如权利要求2所述的形成层间接触的方法，其特征在于，所述第一蚀刻步骤为感应耦合等离子蚀刻。

4.如权利要求3所述的形成层间接触的方法，其特征在于，所述第一蚀刻步骤采用HBr、SF₆、He_O₂的混合气体，其中HBr的流量为150～300sccm，SF₆的流量为5～15sccm，He_O₂的流量为10～20sccm，反应气压为5～10mT，顶部射频源功率为300～500W，底部射频源功率为75～150W。

5.如权利要求2所述的形成层间接触的方法，其特征在于，所述第二蚀刻步骤为感应耦合等离子蚀刻。

6.如权利要求5所述的形成层间接触的方法，其特征在于，所述第二蚀刻步骤采用CHF₃、CH₂F₂、O₂的混合气体，其中CHF₃的流量为20～50sccm，，CH₂F₂的流量为40～80sccm，O₂的流量为4～10sccm，反应气压为30～60mT，顶部射频源功率为200～300W，底部射频源功率为50～100W。

7.如权利要求2所述的形成层间接触的方法，其特征在于，所述蚀刻停止层的材料为Si₃N₄。

8.如权利要求2所述的形成层间接触的方法，其特征在于，所述第三材料层为氧化层。

9.如权利要求2所述的形成层间接触的方法，其特征在于，所述蚀刻第三材料层及蚀刻停止层，形成与所述第二材料插塞连通的通孔，采用电容耦合等离子蚀刻。

10.如权利要求9所述的形成层间接触的方法，其特征在于，所述蚀刻第三材料层及蚀刻停止层，形成与所述第二材料插塞连通的通孔包括：

执行第三蚀刻步骤蚀刻第三材料层至所述蚀刻停止层；

执行第四蚀刻步骤蚀刻所述蚀刻停止层至曝露出第二材料插塞。

11.如权利要求10所述的形成层间接触的方法，其特征在于，所述第三蚀刻步骤采用C₄F₆、C₃F₈、氩气、氧气的混合气体，其中C₄F₆流量为20～30sccm，C₃F₈流量为10～20sccm，氩气流量为400～800sccm，氧气流量为15～50sccm，反应气压为15～30mT，顶部射频源功率为1800～2200W，底部射频源功率为1400～2000W。

12.如权利要求10所述的形成层间接触的方法，其特征在于，所述第四蚀刻步骤采用CH₂F₂、氩气、氧气的混合气体，其中，CH₂F₂流量为30～60sccm，氩气流量为150～500sccm，氧气流量为10～60sccm，反应气压为50～100mT，顶部射频源功率为500～800W，底部射频源功率为200～600W。

13.如权利要求2所述的形成层间接触的方法，其特征在于，去除第二材料插塞表面及侧壁的蚀刻停止层采用湿法蚀刻的方法。

14.如权利要求13所述的形成层间接触的方法，其特征在于，所述湿法蚀刻采用H₃PO₄。