CN101771021A

CN101771021A - 电熔丝结构及其制作方法

Info

Publication number: CN101771021A
Application number: CN200810184704A
Authority: CN
Inventors: 郭建利; 林永昌; 吴贵盛; 林三富
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2008-12-29
Filing date: 2008-12-29
Publication date: 2010-07-07
Anticipated expiration: 2028-12-29
Also published as: CN101771021B

Abstract

本发明揭露一种电熔丝结构，其包含设于半导体基底表面的熔丝本体、电性连接熔丝本体的一端的阴极、以及电性连接熔丝本体的另一端的阳极。依据本发明的较佳实施例，至少部分的熔丝本体上设有压缩应力层(compressive stress layer)。

Description

电熔丝结构及其制作方法

技术领域

本发明是关于一种电熔丝结构，尤指一种可提升熔断电熔丝的电压范围(blowing window)的电熔丝结构。

背景技术

随着半导体工艺的微小化以及复杂度的提高，半导体元件也变得更容易受各式缺陷或杂质所影响，而单一金属连线、二极管或晶体管等的失效往往即构成整个芯片的缺陷。因此为了解决这个问题，现行技术便会在集成电路中形成一些可熔断的连接线(fusible links)，也就是熔丝(fuse)，以确保集成电路的可利用性。

一般而言，熔丝是连接集成电路中的冗余电路(redundancy circuit)，一旦检测发现部分电路具有缺陷时，这些连接线就可用于修复(repairing)或取代这些有缺陷的电路。另外，目前的熔丝设计更可以提供程式化(programmingelements)的功能，以使各种客户可依不同的功能设计来程式化电路。而从操作方式来说，熔丝大致分为热熔丝和电熔丝(eFuse)两种。所谓热熔丝，是藉由一激光切割(laser zip)的步骤来切断；至于电熔丝则是利用电致迁移(electro-migration)的原理使熔丝出现断路，以达到修补的效果或程式化的功能。此外，半导体元件中的电熔丝可为例如多晶硅电熔丝(poly efuse)、MOS电容反熔丝(MOS capacitor anti-fuse)、扩散电熔丝(diffusion fuse)、接触插塞电熔丝(contact efuse)、接触插塞反熔丝(contact anti-fuse)等等。

典型上，电熔丝的断开机制如图1所示，一电熔丝结构1的阴极与一熔断装置(blowing device)2的晶体管的漏极电连接，于电熔丝结构1的阳极上施加一电压Vfs，于晶体管的栅极施加一电压Vg，于晶体管的漏极施加一电压Vs，晶体管的源极接地。电流(I)由电熔丝结构1的阳极流向电熔丝结构1的阴极，电子流(e^-)由电熔丝结构1的阴极流向电熔丝结构1的阳极。进行熔断时所使用的电流有一段较佳范围，电流太低时，所得的阻值太低，会使电性迁移不完整，而电流太高时，会导致电熔丝热破裂。一般，对于65nm工艺的电熔丝结构的熔断电流为约13毫安培(mA)。其中，电熔丝的熔断位置依结构设计不同也会不同，例如接触插塞熔丝的断开处则位于阴极上的接触插塞，而多晶硅电熔丝的断开处则位于多晶硅层。

需注意的是，习知在熔断电熔丝结构时，通常会先设定一预定电压值，然后以此电压值以上的范围来熔断电熔丝结构。但以上述习知的多晶硅电熔丝结构为例，在熔断电熔丝时通常无法得到在预定电压值以上且不超出预定电压值太多的可完全熔断电熔丝结构的电压值，使电熔丝结构所需的断开电压范围不佳(poor blowing window)。因此，如何改良目前的电熔丝结构以制作出一种具有较佳断开电压范围的电熔丝结构即为现今一重要课题。

发明内容

因此本发明的主要目的是提供一种电熔丝结构，以改善目前熔断电熔丝时断开电压范围不佳的缺点。

本发明是揭露一种电熔丝结构，其包含一熔丝本体设于一半导体基底表面、一阴极电性连接熔丝本体的一端、以及一阳极电性连接熔丝本体的另一端。依据本发明的较佳实施例，至少部分的熔丝本体上设有一压缩应力层(compressive stress layer)。

本发明另一实施例是揭露一种电熔丝结构，包含一半导体基底，其上具有一晶体管区以及一电熔丝区；一晶体管设于晶体管区的半导体基底上；一熔丝本体设于电熔丝区的半导体基底上；一阴极与一阳极分别连接熔丝本体的两端；以及一压缩应力层覆盖晶体管区的晶体管以及电熔丝区的熔丝本体、阴极与阳极上。

本发明主要在电熔丝结构的熔丝本体上设置一压缩应力层，并藉由此压缩应力层的应力来提升熔断电熔丝的断开电压范围(blowing window)。依据本发明的较佳实施例，电熔丝结构的熔丝本体与阴极、阳极均是制作于半导体基底表面，以构成一表面型(surface type)电熔丝结构，且压缩应力层的压缩应力较佳介于-5GPa至0GPa，且可完全覆盖电熔丝结构的熔丝本体及阳极阴极、仅覆盖在熔丝本体或仅覆盖在阳极与阴极上。

附图说明

图1为习知一电熔丝装置的断开机制；

图2为本发明较佳实施例的一电熔丝结构的俯视图；

图3为图2中沿着切线BB’的截面示意图；

图4为本发明另一实施例的电熔丝结构的俯视图；

图5至图6为本发明整合一MOS晶体管与一电熔丝结构的工艺示意图。

主要元件符号说明

1 电熔丝结构 2 熔断装置

10 多晶硅电熔丝结构 12 阳极

14 阴极 16 熔丝本体

18、20 钨插塞 22 多晶硅层

24 硅化金属层 30 半导体基底

32 多晶硅层 34 硅化金属层

36 熔丝本体 38 阳极

40 阴极 42 压缩应力层

44 接触洞 46 导电插塞

47 导电插塞 48 长轴

49 短轴 50 半导体基底

52、54 浅沟隔离结构 56 栅极电极

58 栅极介电层 60 电熔丝图案层

62、64 源极/漏极区域

66 侧壁子 68 硅化金属层

70 介电层

72、74、76、78、80 接触插塞

82、84 金属内连线 88 接触洞蚀刻停止层

102 晶体管区 104 电熔丝区

具体实施方式

请参照图2及图3，图2为本发明较佳实施例的一电熔丝结构的俯视图，图3则为图2中沿着切线BB’的截面示意图。如图中所示，本发明主要先提供一半导体基底30，例如一由碳硅氧氢化物(SiCOH)、二氧化硅(SiO₂)或氮化硅(Si₃N₄)所构成的硅基底。然后形成由图案化的多晶硅层32与硅化金属层34所构成的熔丝本体(fuse element)36及连接熔丝本体36两端的阳极38与阴极40于半导体基底30上。其中，图案化的多晶硅层32可由微影暨蚀刻工艺来达成，而图案化的硅化金属层则可利用自行对准金属硅化物工艺来完成。例如，可全面覆盖一金属层(图未示)在多晶硅层32上，然后进行一热处理使金属层与裸露的多晶硅层32反应并湿蚀刻去除未反应的金属层而形成硅化金属层34。在本实施例中，熔丝本体36与阳极38、阴极40虽由多晶硅层与硅化金属层两者所构成，但不局限于此，熔丝本体36与阳极38、阴极40的材料又可包括任何导电材料，例如多晶硅、金属、或二者的组合，且可彼此相同或不同。

随后形成一压缩应力层42并覆盖在熔丝本体36及阳极38与阴极40上。依据本发明的较佳实施例，压缩应力层42是由一具有压缩应力的介电材料所构成，包括氮化硅或氧化硅，且压缩应力层42的压缩应力值是介于-5GPa至0GPa。压缩材料的应力系由调整形成时的工艺条件如温度、压力、前驱物种类、流量...等而加以达成，或在形成压缩材料后利用额外的退火处理或UV照射而加以达成。另需注意的是，本实施例是将压缩应力层42同时覆盖在熔丝本体36与阳极38、阴极40上，但不局限于这个设计，本发明又可依照工艺需求调整压缩应力层42所覆盖的区域，例如可将压缩应力层42仅覆盖在阳极38与阴极40上，或仅覆盖在熔丝本体36上，此皆属本发明所涵盖的范围。又，在形成压缩应力层的前，更可形成一层薄介电材料如氧化硅作为衬垫层。

然后可先覆盖一介电层(图未示)在压缩应力层42及半导体基底上30并进行一微影暨蚀刻工艺，去除部分的介电层与压缩应力层42，以于介电层与压缩应力层42中形成多个接触洞44并暴露出阳极38与阴极40。接着于接触洞44中填入由钨、铝、铜、钽、氮化钽、钛或氮化钛等所构成的金属材料，以形成多个连接阳极38与阴极40的导电插塞46。至此即完成本发明较佳实施例的一电熔丝结构。

另需注意的是，本实施例(如图2)中连接阴极40的导电插塞46各具有一约略圆形的剖面。但不局限于此设计，本发明又可在阴极40图案上设置具有不同剖面形状的导电插塞。举例来说，本发明可在阴极40的相对中间区域形成一具有椭圆形剖面的导电插塞47，如图4所示。其中，椭圆形的导电插塞47具有一长轴48与一短轴49，且长轴48是约略大于各圆形导电插塞46的两倍直径，而短轴49则约略等于各圆形导电插塞46的直径。

本发明上述实施例仅于半导体基底上制作一电熔丝结构，但不局限于上述设计，本发明又可依照工艺需求于制作电熔丝结构的同时整合MOS晶体管的工艺，此均属本发明所涵盖的范围。请参照图5至图6，图5至图6为本发明整合一MOS晶体管与一电熔丝结构的工艺示意图。如图5所示，首先提供一半导体基底50，其上定义有一晶体管区102以及一电熔丝区104。然后进行一隔离(isolation)工艺，以于晶体管区102及电熔丝区104之间的半导体基底50中形成一例如浅沟隔离(STI)的隔离结构52，并同时在电熔丝区104的半导体基底50中同时形成另一浅沟隔离54。接着全面沉积一由氧化物所构成的介电层(图未示)于半导体基底50表面，并形成一由多晶硅所构成的栅极材料层(图未示)在介电层上。然后进行一微影暨蚀刻工艺，去除部分的栅极材料层与介电层，以于晶体管区102的半导体基底50上形成一栅极电极56与设于其下的栅极介电层58，并同时于电熔丝区104的浅沟隔离54上形成一具有熔丝本体、阴极区块以及阳极区块的电熔丝图案层60。本实施例的栅极材料层虽由多晶硅所构成，但不局限于此，栅极材料层又可由金属、金属与多晶硅上下堆迭等材料所构成，此均属本发明所涵盖的范围。

然后形成一侧壁子66于晶体管区102的栅极电极56与电熔丝图案层60侧壁，并进行一离子注入工艺，以于晶体管区102的侧壁子66两侧的半导体基底50中形成一源极/漏极区域62、64。需注意的是，本实施例是以单一侧壁子66及一源极/漏极区域62、64为例，但又可依工艺需求于栅极电极56的侧壁上形成多个侧壁子，并可同时搭配轻掺杂漏极的制作。举例来说，可先形成一偏位侧壁子在栅极电极侧壁，然后进行一轻掺杂离子注入，以于偏位侧壁子两侧的半导体基底中形成一轻掺杂漏极。接着在偏位侧壁子周围形成一主侧壁子，并进行一重掺杂离子注入，以于主侧壁子两侧的半导体基底中形成一源极/漏极区域。另外，形成偏位侧壁子、主侧壁子、轻掺杂漏极与源极/漏极区域的先后顺序又可依工艺需求任意调整，而不局限于此。

然后如第6图所示，可视工艺情况进行一自行对准硅化金属工艺，以于电熔丝图案层60与源极/漏极区域62、64表面形成一硅化金属层68。硅化金属层68可包含硅化钨、硅化钛、硅化钴、硅化镍或上述者与其他金属如铂的合金，但不限于此。至此即于晶体管区102完成一MOS晶体管。接着沉积一由氧化硅或氮化硅所构成且具有压缩应力的接触洞蚀刻停止层88并全面覆盖晶体管区102的MOS晶体管及全面或部分覆盖电熔丝区104的电熔丝图案层60，然后再沉积一介电层70于接触洞蚀刻停止层88上。同上所述，形成压缩材料的前或的后尚可形成一层薄介电材料衬垫层；压缩材料的应力系由调整形成时的工艺条件如温度、压力、前驱物种类、流量...等而加以达成，或在形成压缩材料后利用额外的退火处理或UV照射而加以达成。随后进行一微影暨蚀刻工艺，去除部分介电层70与接触洞蚀刻停止层88以形成多个接触洞并暴露出MOS晶体管的栅极电极56顶部与源极/漏极区域62、64及电熔丝区104的部分硅化金属层68。此处应注意，在一般的逻辑电路区中具有NMOS及PMOS晶体管，为了因应两种晶体管的导电载子不同(NMOS为电子，PMOS为电洞)，在NMOS上可能不会覆盖压缩应力接触洞蚀刻停止层或覆盖伸张应力接触洞蚀刻停止层而在PMOS上覆盖压缩应力接触洞蚀刻停止层。因此，本发明的方法更可包含：在沉积压缩应力接触洞蚀刻停止层的前或的后，全面覆盖伸张应力接触洞蚀刻停止层，并去除PMOS及电熔丝区104上的伸张应力接触洞蚀刻停止层。

接着填入由钨、铝、铜、钽、氮化钽、钛或氮化钛等所构成的金属材料于接触洞中，以于晶体管区102及电熔丝区104分别形成多个贯穿介电层70与接触洞蚀刻停止层88并电性连接MOS晶体管与电熔丝图案层60的导电插塞72、74、76、78、80。然后可进行一金属内连线工艺，例如形成一金属内连线82连接阴极上的导电插塞74与源极/漏极区域62上的导电插塞76以及一金属内连线84连接阳极上的导电插塞72与周边的逻辑电路。至此即完成本发明另一实施例的整合性MOS晶体管与电熔丝结构。

综上所述，本发明主要在电熔丝结构的熔丝本体上设置一压缩应力层，并藉由此压缩应力层的应力来提升熔断电熔丝时的断开电压范围(blowingwindow)。依据本发明的较佳实施例，电熔丝结构的熔丝本体与阴极、阳极均是制作于半导体基底表面，以构成一表面型(surface type)电熔丝结构，且压缩应力层的压缩应力较佳介于-5GPa至0GPa，且可完全覆盖电熔丝结构的熔丝本体及阳极阴极、仅覆盖在熔丝本体或仅覆盖在阳极与阴极上。

依据本发明的另一实施例，此覆盖于电熔丝结构表面的压缩应力层又可采用MOS晶体管工艺中的接触洞蚀刻停止层。换句话说，本发明可先于半导体基底上划分出一晶体管区与一电熔丝区，然后在完成MOS晶体管的制作后覆盖一具有压缩应力的接触洞蚀刻停止层在MOS晶体管与电熔丝图案层上。最后再覆盖一介电层并于介电层中形成多个连接MOS晶体管与电熔丝的导电插塞，以完成一MOS晶体管与电熔丝的整合性结构。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种电熔丝结构，包含：

熔丝本体，设于半导体基底表面之上，且至少部分该熔丝本体上覆盖有压缩应力层(compressive stress layer)；

阴极，电性连接该熔丝本体的一端；以及

阳极，电性连接该熔丝本体的另一端。

2.如权利要求1所述的电熔丝结构，其中该压缩应力层为氮化硅层。

3.如权利要求1所述的电熔丝结构，其中该熔丝本体包含多晶硅层与硅化金属层。

4.如权利要求1所述的电熔丝结构，其中该压缩应力层的应力值介于-5GPa至0Pa。

5.如权利要求1所述的电熔丝结构，还包含多个导电插塞经由该压缩应力层电连接该阴极与该阳极。

6.如权利要求5所述的电熔丝结构，其中连接该阴极的该等导电插塞包含多个圆形导电插塞与至少一椭圆形导电插塞。

7.如权利要求6所述的电熔丝结构，其中该椭圆形导电插塞具有长轴与短轴，且该长轴大于各该圆形导电插塞的两倍直径。

8.如权利要求1所述的电熔丝结构，其中该压缩应力层覆盖该阴极或该阳极。

9.如权利要求1所述的电熔丝结构，另包含一薄介电衬垫层设于该熔丝本体及该压缩应力层之间。

10.一种电熔丝结构，包含：

半导体基底，该半导体基底上具有晶体管区以及电熔丝区；

晶体管，设于该晶体管区的该半导体基底上；

熔丝本体，设于该电熔丝区的该半导体基底上；

阴极与阳极，分别连接该熔丝本体的两端；以及

压缩应力层，覆盖该晶体管区的该晶体管以及该电熔丝区的该熔丝本体、该阴极与该阳极上。

11.如权利要求10所述的电熔丝结构，其中该晶体管包含栅极结构设于该半导体基底上的该晶体管区。

12.如权利要求11所述的电熔丝结构，其中该晶体管包含源极/漏极区域，设于该栅极结构两侧的该半导体基底中。

13.如权利要求10所述的电熔丝结构，其中该压缩应力层为氮化硅层。

14.如权利要求10所述的电熔丝结构，其中该熔丝本体包含多晶硅层与硅化金属层。

15.如权利要求10所述的电熔丝结构，其中该压缩应力层的应力介于-5GPa至0GPa。

16.如权利要求10所述的电熔丝结构，还包含多个导电插塞经由该压缩应力层电连接该阴极与该阳极。

17.如权利要求16所述的电熔丝结构，其中连接该阴极的该等导电插塞包含多个圆形导电插塞与至少一椭圆形导电插塞。

18.如权利要求17所述的电熔丝结构，其中该椭圆形导电插塞具有长轴与短轴，且该长轴大于各该圆形导电插塞的两倍直径。

19.如权利要求10所述的电熔丝结构，另包含一薄介电衬垫层设于该熔丝本体及该压缩应力层之间。