CN104103623B - 电熔丝结构及其形成方法 - Google Patents
电熔丝结构及其形成方法 Download PDFInfo
- Publication number
- CN104103623B CN104103623B CN201310113259.2A CN201310113259A CN104103623B CN 104103623 B CN104103623 B CN 104103623B CN 201310113259 A CN201310113259 A CN 201310113259A CN 104103623 B CN104103623 B CN 104103623B
- Authority
- CN
- China
- Prior art keywords
- conductive
- conductive layer
- layer
- plunger
- conductive plunger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种电熔丝结构及其形成方法,所述电熔丝结构包括:基底,位于所述基底表面的第一导电层,覆盖所述第一导电层和基底的层间介质层,位于所述第一导电层表面且贯穿层间介质层的第一导电插塞,位于所述第一导电插塞和层间介质层表面的第二导电层,其中,所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。由于所述第一导电插塞与第一导电层、第二导电层部分接触,所述部分接触的位置电阻更大,电场强度更大,电迁移的速率更快,使得所述部分接触的位置更容易被熔断,熔断时间变短,更容易控制。
Description
技术领域
本发明涉及半导体领域,特别涉及一种电熔丝结构及其形成方法。
背景技术
随着特征尺寸的持续降低,半导体器件越来越容易受到硅基底中杂质或缺陷的影响,单一的二极管、MOS晶体管、存储器单元的失效往往会导致整个集成电路芯片的失效。为了解决所述问题,提高成品率,在集成电路芯片中往往会形成一些冗余电路。当制作工艺完成发现部分器件不能正常工作时,可以利用熔丝熔断将失效电路与其他电路模块电学隔离,并利用冗余电路替换原来的失效电路。特别是在存储器的制造过程中,由于存储器单元的数量很多,难免会有部分存储器单元失效,因此往往会额外形成一些多余的存储器单元,当制作完成后检测发现部分存储器单元失效时,可以利用熔丝将冗余的存储器单元替换原来的失效存储器单元,而不需要将对应的存储器报废,提高了出厂成品率。
目前,常用的熔丝通常为两种:多晶硅熔丝和金属熔丝。所述多晶硅熔丝、金属线熔丝的俯视结构通常为“工”型,请参考图1,包括阳极01、阴极02和连接所述阳极01、阴极02的熔丝本体03,位于所述阳极01表面的第一导电插塞04,位于所述阴极02表面的第二导电插塞05,所述熔丝本体03的宽度远远小于阳极01、阴极02的宽度,使得所述熔丝本体03容易产生电迁移而发生熔断。多晶硅熔丝通常利用熔断电流将熔丝熔断,而金属熔丝通常采用激光切割工艺将金属熔丝切断。由于激光切割的破坏性大,为了保证切割时芯片中其他器件不被间接破坏,被切割的金属熔丝一定要和其他器件之间有足够大的空间,且切割后还需对芯片进行修复,熔断工艺较复杂,不利于芯片的小型化。而对于多晶硅熔丝,由于随着MOS器件的尺寸不断减小,CMOS工艺逐步从多晶硅栅极工艺向金属栅极工艺过渡,在集成电路中形成多晶硅熔丝与金属栅极工艺不兼容,需要额外的工艺步骤和工艺成本。
发明内容
本发明解决的问题是提供一种电熔丝结构及其形成方法,所述电熔丝结构更容易熔断、所占面积更小、且与现有工艺兼容。
为解决上述问题,本发明技术方案还提供了一种电熔丝结构,包括:基底,位于所述基底表面的第一导电层,覆盖所述第一导电层和基底的层间介质层,位于所述第一导电层表面且贯穿层间介质层的第一导电插塞,位于所述第一导电插塞和层间介质层表面的第二导电层,其中,所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。
可选的,所述第一导电插塞与第一导电层或第二导电层部分接触时的接触面积占所述第一导电插塞的横截面积的30%~70%。
可选的,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长方形开口,所述长方形开口的宽度小于第一导电插塞的直径。
可选的,所述长方形开口的长度大于或等于第一导电插塞的直径。
可选的,所述第一导电插塞同时与开口两侧的第一导电层或第二导电层相接触。
可选的,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位的形状为叉形,所述叉形的第一导电层或第二导电层与第一导电插塞部分接触的一端至少包括两个叉齿,所述第一导电插塞同时与所述开口两侧的叉齿相接触。
可选的,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有开口,所述开口完全位于第一导电插塞的顶部表面。
可选的,还包括,位于所述第一导电层表面且贯穿层间介质层的第二导电插塞,位于所述第二导电插塞和层间介质层表面的第三导电层,所述第一导电层与第二导电插塞的底部表面完全接触且所述第三导电层与第二导电插塞的顶部表面完全接触。
可选的,所述第二导电插塞的数量大于所述第一导电插塞的数量。
可选的,所述第二导电插塞的直径大于所述第一导电插塞的直径。
可选的,当所述第一导电层与第一导电插塞的部分底部表面接触,所述第二导电层与第一导电插塞的顶部表面完全接触。
可选的,当所述第二导电层与第一导电插塞的部分顶部表面接触,所述第一导电层与第一导电插塞的底部表面完全接触。
可选的,所述第一导电层为掺杂有杂质离子的衬底、金属硅化物层、金属栅电极或金属互连层。
可选的,所述第二导电层为金属互连层。
本发明技术方案还提供了一种所述电熔丝结构的形成方法,包括:提供基底,在所述基底表面形成第一导电层;在所述第一导电层和基底表面形成层间介质层;形成贯穿所述层间介质层的第一导电插塞,且所述第一导电插塞位于第一导电层的表面;在所述第一导电插塞和第一导电层表面形成第二导电层,且所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。
可选的,还包括:形成贯穿所述层间介质层的第二导电插塞,且所述第二导电插塞位于第一导电层的表面;在所述第二导电插塞和层间介质层表面形成第三导电层,所述第一导电层与第二导电插塞的底部表面完全接触且所述第三导电层与第二导电插塞的顶部表面完全接触。
可选的,所述第一导电插塞和第二导电插塞采用同一形成工艺形成,所述第二导电层和第三导电层采用同一形成工艺形成。
可选的,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长方形开口,所述长方形开口的宽度小于第一导电插塞的直径,且所述第一导电插塞同时与开口两侧的第一导电层或第二导电层相接触。
可选的,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位为叉形,所述叉形的第一导电层或第二导电层与第一导电插塞部分接触的一端至少包括两个叉齿,所述第一导电插塞同时与所述开口两侧的叉齿相接触。
可选的,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有开口,所述开口完全位于第一导电插塞的顶部表面。
与现有技术相比,本发明具有以下优点:
由于所述第一导电插塞与第一导电层、第二导电层部分接触,所述部分接触的位置电阻更大,电场强度更大,电迁移的速率更快,使得所述部分接触的位置更容易被熔断,熔断时间变短,更容易控制。且所述电熔丝结构不需要长长的熔丝本体,可以节省芯片面积,有利于芯片小型化。且所述电熔丝结构是利用金属互连结构(金属互连层、导电插塞)形成,与金属栅极工艺、多晶硅栅极工艺都兼容。
进一步的,由于与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长方形开口,所述长方形开口的宽度小于第一导电插塞的直径,使得第一导电插塞与第一导电层、第二导电层部分接触时,所述第一导电插塞与所述开口两侧的第一导电层或第二导电层相接触的区域为两个弓形区域,即使第一导电插塞与第一导电层或第二导电层的位置会具有上下左右的偏移,所述第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值的偏差范围都能保持在10%的范围内,因此有利于控制电熔丝结构的熔断时间的均一性,有利于提高器件的稳定性。
附图说明
图1是现有技术的电熔丝结构的结构示意图;
图2~图9是本发明实施例的电熔丝结构的形成过程的结构示意图;
图10为如图7所示的电熔丝结构在不同开口的宽度、相同第一导电插塞半径的条件下,所述第一导电插塞和第二导电层的接触面积与第一导电插塞的截面积之间的比值示意图;
图11为本发明实施例的电熔丝结构的熔断时间测试图;
图12为第一导电插塞与第二导电层完全接触的电熔丝结构的熔断时间测试图。
具体实施方式
由于多晶硅熔丝的形成工艺与现有的金属栅极工艺不兼容,而金属熔丝不利于芯片小型化,且利用激光切割后还需要进行芯片修复,熔断工艺较复杂,因此,发明人经过研究,提出了一种电熔丝结构,包括:基底,位于所述基底表面的第一导电层,所述第一导电层具有阳极、阴极和连接所述阳极、阴极的互连结构;位于所述阴极表面的第一导电插塞和位于所述阳极表面的第二导电插塞,所述第一导电插塞的数量为1个,而所述第二导电插塞的数量大于1,使得第一导电插塞流经的电流密度远大于第二导电插塞流经的电流密度,所述第一导电层和第一导电插塞接触处较容易被较大的电流熔断。但发明人发现,由于受到现有光刻刻蚀工艺的限制,现有的导电插塞的尺寸不可能做的非常小,因此,所述第一导电插塞和第一导电层接触处的熔断时间仍然较长。
为此,发明人经过进一步研究,又提出了一种电熔丝结构及其形成方法,所述电熔丝结构包括:基底,位于所述基底表面的第一导电层,覆盖所述第一导电层和基底的层间介质层,位于所述第一导电层表面且贯穿层间介质层的第一导电插塞,位于所述第一导电插塞和层间介质层表面的第二导电层,其中,所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。由于所述第一导电插塞与第一导电层、第二导电层部分接触,所述部分接触的位置电阻更大,电场强度更大,电迁移的速率更快,使得所述部分接触的位置更容易被熔断,熔断时间变短,更容易控制。且所述电熔丝结构不需要长长的熔丝本体,可以节省芯片面积,有利于芯片小型化。且所述电熔丝结构是利用金属互连结构(金属互连层、导电插塞)形成,与金属栅极工艺、多晶硅栅极工艺都兼容。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分,而不是其全部。在详述本发明实施例时,为便于说明,示意图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明的保护范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例,本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式,都属于本发明的保护范围。因此本发明不受下面公开的具体实施的限制。
本发明实施例首先提供了一种电熔丝结构的形成方法,请参考图2~图5,为所述电熔丝结构的形成过程的结构示意图。
请参考图2,提供基底100,在所述基底100表面形成第一导电层110。
所述基底100至少包括体硅衬底、体锗衬底、玻璃衬底、绝缘体上硅衬底、绝缘体上锗衬底等衬底。
在本实施例中,所述基底100为体硅衬底,所述第一导电层110的材料为金属硅化物,所述金属硅化物为硅化镍或硅化钴,所述金属硅化物形成在所述体硅衬底表面,具体的形成工艺为:在所述体硅衬底表面形成金属硅化物阻挡层(SAB),所述金属硅化物阻挡层暴露出部分体硅衬底表面,所述金属硅化物阻挡层的图形定义了后续形成的第一导电层的形状;在所述金属硅化物阻挡层和体硅衬底表面形成金属层,并对所述金属层进行退火工艺,使得所述暴露出的体硅衬底与接触的金属层发生反应,形成金属硅化物;去除未反应的金属层,所述形成的金属硅化物作为第一导电层。
在其他实施例中,也可以对所述衬底进行N型或P型的离子掺杂,利用掺杂有杂质离子的衬底作为第一导电层。
在其他实施例中,所述基底还可以包括位于衬底表面的一层或多层层间介质层,所述层间介质层内可以具有金属互连结构,且所述衬底表面可以形成有MOS晶体管、电阻等半导体器件。所述第一导电层为位于层间介质层上的作为互连线的金属互连层。所述金属互连层的材料为铝、铜或铝铜合金
在其他实施例中,所述基底还包括位于衬底表面的绝缘层,在所述绝缘层表面形成掺杂有杂质离子的多晶硅层,所述绝缘层和多晶硅层可以利用多晶硅栅极工艺,与MOS晶体管的栅介质层和多晶硅栅电极同时形成,所述第一导电层为掺杂有杂质离子的多晶硅层。在另一些实施例中,所述基底还包括位于衬底表面的绝缘层和位于所述绝缘层表面的掺杂有杂质离子的多晶硅层,在所述多晶硅层表面形成具有一定图形的金属硅化物层,所述金属硅化物层作为第一导电层。
在其他实施例中,所述基底还可以包括位于衬底表面的绝缘层,在所述绝缘层形成金属层,利用所述金属层作为第一导电层,所述绝缘层的材料可以为高K栅介质材料,所述金属层的材料可以为钛、氮化钛、钽、氮化钽、铝、铜等。所述绝缘层和金属层的形成工艺可以利用金属栅极工艺与MOS晶体管的高K栅介质层和金属栅电极同时形成。
在本实施例中,后续形成的第二导电层与第一导电插塞的顶部表面部分接触,但第一导电层与第一导电插塞的底部表面完全接触。因此所述第一导电层110对应形成导电插塞的位置的形状规则且为矩形,后续形成的第一导电插塞完全形成于所述第一导电层110表面。
在其他实施例中,当第一导电层与第一导电插塞的底部表面部分接触,第二导电层与第一导电插塞的顶部表面完全接触,所述第一导电层与第一导电插塞之间的接触位置的具体结构请参考本实施例中第二导电层与第一导电插塞的接触位置的具体结构,在此不作详述。
在本实施例中,所述第一导电层110的俯视结构为如图1所示的“工”型结构,后续形成的第一导电插塞和第二导电插塞分别位于所述第一导电层110的两端表面,所述第一导电插塞用于连接阴极,所述第二导电插塞用于连接阳极。即使所述第一导电层110中间的连接结构宽度较小,由于第二导电层与第一导电插塞的顶部表面部分接触,接触的截面积更小,因此最后的熔断位置仍会位于第二导电层与第一导电插塞顶部表面的接触位置。
在其他实施例中,所述第一导电层的俯视结构也可以为宽度相等的条形结构,后续形成的第一导电插塞和第二导电插塞分别位于所述第一导电层的两端表面,由于宽度相等的条形结构形成工艺简单,所以制作成本较低。
在其他实施例中,当所述第一导电层为金属互连层时,后续也可以只在所述第一导电层的一端表面形成第一导电插塞,所述第一导电插塞用于连接阴极,所述第一导电层的另一端用于直接连接阳极。
在本实施例中,所述第一导电层为形成在体硅衬底表面的金属硅化物层,所述第一导电层各个位置的电阻率相等。在其他实施例中,还可以控制不同位置的第一导电层的电阻率,使得靠近第一导电插塞的第一导电层的电阻率变大,使得熔断时第一导电插塞的温度更高,电迁移能力更强,更容易在所述第一导电插塞与第一导电层或第二导电层接触的位置发生熔断。在其中一个实施例中,对所述体硅衬底进行N型或P型离子掺杂,所述掺杂区作为第一导电层,并在所述第一导电插塞对应的掺杂区表面形成金属硅化物阻挡层,并在其余位置的掺杂区表面形成金属硅化物,使得其余位置的第一导电层电阻较小,压降较小,且产生的热量较少,可以防止电熔丝过热爆裂,而第一导电插塞位置的温度更高,电迁移能力更强,更容易在所述第一导电插塞与第一导电层或第二导电层接触的位置发生熔断,更容易进行熔断控制。
请参考图3,在所述基底100和第一导电层110表面形成层间介质层120。
所述层间介质层120的材料为氧化硅层或低K介质材料,所述低K介质材料包括具有空气隙的氧化硅层、氧化硅气凝胶、氟氧化硅、碳氧化硅、非晶氟化碳、聚氢硅氧烷(Hydrogen Silsesquioxane,HSQ)和聚甲基硅氧烷(Methylsilsesquioxane,MSQ)等。在本实施例中,所述层间介质层为氧化硅,形成所述氧化硅层的形成工艺为等离子体增强化学气相沉积工艺(PECVD)。
请参考图4,在所述层间介质层120内形成贯穿所述层间介质层120的通孔(未图示),在所述通孔内形成第一导电插塞131和第二导电插塞132,所述第一导电插塞131位于所述第一导电层110的一端表面,所述第二导电插塞132位于所述第一导电层110的另一端表面。
所述第一导电插塞131和第二导电插塞132的材料为钨、钛、氮化钛、钽、氮化钽、铝、铜等。所述第一导电插塞131和第二导电插塞132的俯视图形为圆形、椭圆、或矩形。在本实施例中,所述第一导电插塞131和第二导电插塞132包括位于通孔侧壁和底部表面的阻挡层和位于所述阻挡层表面且填充满所述通孔的钨金属,所述阻挡层的材料包括钛、氮化钛、钽、氮化钽其中一种或几种,所述阻挡层用于防止钨扩散到层间介质层中。在本实施例中,所述第一导电插塞131和第二导电插塞132的俯视形状为圆形,在其他实施例中,所述第一导电插塞和第二导电插塞的俯视形状还可以为椭圆、正方形或矩形。在本实施例中,所述第一导电插塞131和第二导电插塞132采用同一形成工艺形成,在其他实施例中,所述第一导电插塞和第二导电插塞也可以采用不同工艺分步形成。
在其他实施例中,当第一导电层与第一导电插塞的底部表面部分接触,第二导电层与第一导电插塞的顶部表面完全接触时,所述第二导电层与第一导电插塞还可以采用双大马士革工艺同时形成。
在本实施例中,所述第一导电插塞131和第二导电插塞132的直径都为对应层的版图设计规定的导电插塞的最小设计尺寸,所述第一导电插塞131的数量为一个,而所述第二导电插塞132的数量大于1个。其中,所述最小设计尺寸为基于当前工艺条件的限制,对应层的版图设计规定的导电插塞的最小直径。由于所述第一导电插塞131的直径越小,截面积越小,第一导电插塞的电阻越大,电场强度越大,通电流时温度越高,第一导电插塞131越容易发生熔断,因此,在本实施例中,所述第一导电插塞的数量为1个,且直径为最小设计尺寸,而第二导电插塞的数量大于所述第一导电插塞的数量,总截面积增大,因此第二导电插塞不会发生熔断。
在其他实施例中,所述第二导电插塞的数量大于第一导电插塞的数量,或者所述单个第二导电插塞的直径大于所述第一导电插塞的直径,使得所述第二导电插塞的电阻较小,不会在所述第二导电插塞处发生熔断。
在本实施例中,由于第二导电层与第一导电插塞的顶部表面部分接触,而第一导电层与第一导电插塞的底部表面完全接触,因此,所述第一导电插塞131、第二导电插塞132完全位于所述第一导电层110的表面,使得所述第一导电插塞131、第二导电插塞132与第一导电层110完全接触。
在其他实施例中,当第二导电层与第一导电插塞的顶部表面完全接触,而第一导电层与第一导电插塞的底部表面部分接触时,通过控制所述第一导电插塞的位置,使得所述第一导电插塞只有一部分位于所述第一导电层的表面,而所述第二导电插塞与第一导电层完全接触,其中所述第一导电层与第一导电插塞之间接触位置的具体结构请参考本实施例中第二导电层与第一导电插塞接触位置的具体结构,在此不作详述。
请参考图5,在所述第一导电插塞131的部分顶部表面和层间介质层120表面形成第二导电层141,在所述第二导电插塞132的顶部表面和层间介质层120表面形成第三导电层142。
在本实施例中,所述第二导电层141作为电熔丝结构的阴极,所述第三导电层142作为电熔丝结构的阳极,所述第二导电层141和第三导电层142为金属互连层,所述第二导电层141和第三导电层142的材料为铝、钨、铜或铝铜合金。在本实施例中,所述第二导电层141和第三导电层142采用同一形成工艺形成,在其他实施例中,所述第二导电层和第三导电层还可以采用不同工艺分别形成。
在本实施例中,所述第三导电层142完全覆盖所述第二导电插塞132的顶部表面,所述第二导电层141只覆盖部分第一导电插塞131的表面。
请参考图6,为本发明第一实施例的第二导电层覆盖部分第一导电插塞表面的俯视结构示意图。所述靠近第一导电插塞131位置的第二导电层141为长方形,所述长方形的第二导电层141的一端只覆盖第一导电插塞131的部分表面,且暴露出部分表面。由于所述第二导电层141和第一导电插塞131是分开形成的,所述两者的位置需要通过掩膜版的对准标记进行对准,而利用对准标记进行对准时往往会有稍许误差,因此在本实施例中,所述第二导电层141与第一导电插塞131接触的面积占所述第一导电插塞131的截面积的30%~70%,即使第二导电层141与第一导电插塞131对应的对准标记有稍许误差,也不会使得第二导电层141与第一导电插塞131完全不接触或第二导电层141完全覆盖第一导电插塞131。由于所述第二导电层只覆盖部分第一导电插塞表面,因此所述第二导电层与第一导电插塞接触位置的电阻最大,通电流时产生的热量最多,温度最高,且所述接触位置的电场强度最大,电迁移的速率最大,最容易在所述接触位置产生空洞,发生熔断。且通过控制第二导电层与第一导电插塞的接触面积,可以更容易控制电熔丝结构的熔断时间。
由于本发明实施例的第二导电层、第一导电插塞的形成工艺可以与芯片其他位置的金属互连线和导电插塞同时形成,所述第二导电层、第一导电插塞的形成工艺与MOS晶体管是采用金属栅极工艺还是采用多晶硅栅极工艺无关,因此具有更大的适用范围。且所述电熔丝结构所占的芯片面积较小,不需要像现有技术中需要形成长度较长的熔丝本体,节省了芯片面积,有利于芯片小型化。
但是发明人发现,形成具有图6的第二导电层141的电熔丝结构时,当最终第二导电层141与第一导电插塞131对应的对准标记有稍许误差,第二导电层141与第一导电插塞131之间的接触面积会有较大幅度的改变,使得电熔丝结构的均一性不佳,不同批次的电熔丝结构对应的熔断时间不一致。为此,请参考图7,为本发明另一实施例的第二导电层覆盖部分第一导电插塞表面的俯视结构示意图,所述与第一导电插塞部分接触的第二导电层的一端具有长方形开口,使得所述第二导电层141的一端形状为叉形,所述叉形第二导电层141具有两个叉齿143,所述两个叉齿143之间具有开口144,位于所述第二导电层141下方的第一导电插塞131同时与所述开口144两侧的两个叉齿143相连接,使得所述第一导电插塞131顶部表面的两侧被第二导电层141的两个叉齿143所覆盖,且所述第一导电插塞131顶部表面的中间部分区域被所述开口144所暴露。在其他实施例中,所述叉形第二导电层的叉齿数量可以大于两个。
在本实施例中,由于所述第一导电插塞131和第二导电插塞132的俯视图形为圆形,因此,所述第一导电插塞131与第二导电层141的接触面积为两个弓形区域之和,所述两个弓形区域的面积分别为
所述第一导电插塞131与第二导电层141的接触面积AM1与第一导电插塞131的截面积ACT之间的比值为其中,所述R为圆形的第一导电插塞131的半径,所述D1、D2为所述两个弓形区域的高度。由于所述开口144的宽度和第一导电插塞131的直径是确定的,因此所述D1+D2的距离也是确定的。在本实施例中,所述开口144的宽度小于所述第一导电插塞131的直径,可以等于R、0.8R或1.2R等,使得所述第一导电插塞131能够同时与所述开口144两侧的两个叉齿143相接触。
请参考图10,为如图7所示的电熔丝结构在不同开口的宽度、相同第一导电插塞半径的条件下,所述第一导电插塞和第二导电层的接触面积AM1与第一导电插塞的截面积ACT之间的比值示意图。虽然由于对准精度的不同,第一导电插塞131与第二导电层141的位置会具有上下左右的偏移(即所述D1的距离各不相同),因此所述第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值仍会有一定的偏差,但所述偏差远远小于第一实施例中偏差的程度,都保持在10%的范围内,因此有利于控制电熔丝结构的熔断时间的均一性,有利于提高器件的稳定性。
在其他实施例中,请参考图8,为本发明另一实施例的第二导电层覆盖部分第一导电插塞表面的俯视结构示意图,所述第二导电层141内具有开口144′,所述开口144′为长方形开口,所述长方形开口的宽度小于所述第一导电插塞131的直径,所述长方形开口的长度大于等于所述第一导电插塞131的直径,使得所述第一导电插塞131与所述开口144′两侧的第二导电层141相接触,所述第一导电插塞131与所述开口144′两侧的第二导电层141相接触的区域也为两个弓形区域,即使第一导电插塞131与第二导电层141的位置会具有上下左右的偏移,所述第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值的偏差范围都能保持在10%的范围内,因此有利于控制电熔丝结构的熔断时间的均一性,有利于提高器件的稳定性。
在其他实施例中,请参考图9,为本发明另一实施例的第二导电层覆盖部分第一导电插塞表面的俯视结构示意图,所述第二导电层141内具有开口144″,所述开口144″的形状为圆形、矩形或其他图形,且所述开口144″的位置对应于第一导电插塞131顶部表面的中间位置,即使第一导电插塞131与第二导电层141的位置会具有上下左右的偏移,所述第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值的偏差范围都能基本保持不变,因此有利于控制电熔丝结构的熔断时间的均一性,有利于提高器件的稳定性。
在如图6、图7、图8、图9所示的实施例中,所述第二导电层141覆盖部分第一导电插塞131的顶部表面。在另一些实施例中,当所述第一导电层与第一导电插塞的底部表面部分接触时,所述与第一导电插塞的底部表面部分接触的第一导电层的形状请参考图6、图7、图8、图9中第一导电层141的形状,在此不作赘述。且当所述第一导电层与第一导电插塞的底部表面部分接触时,由于所述第一导电插塞与第二导电层之间完全接触,所述第一导电插塞可以与第二导电层采用双大马士革工艺同时形成,所述第二导电插塞可以与第三导电层采用双大马士革工艺同时形成。
基于上述形成方法,本发明实施例还提供了一种电熔丝结构,请参考图5,具体包括:衬底100,位于所述衬底100表面的第一导电层110,覆盖所述第一导电层110和衬底100的层间介质层120,位于所述第一导电层110表面且贯穿层间介质层120的第一导电插塞131和第二导电插塞132,所述第一导电插塞131完全位于所述第一导电层110的一端表面,所述第二导电插塞132完全位于所述第一导电层110的另一端表面,且所述第二导电插塞132的数量大于所述第一导电插塞131的数量;位于所述第一导电插塞131和层间介质层120表面的第二导电层141,位于所述第二导电插塞132和层间介质层120表面的第三导电层142,所述第二导电层141与第一导电插塞132的顶部表面部分接触,且所述第三导电层142与第二导电插塞132的顶部表面完全接触。
由于所述第一导电插塞与第二导电层部分接触,所述部分接触的位置电阻更大,电场强度更大,电迁移的速率更快,使得所述部分接触的位置更容易被熔断,熔断时间变短,更容易控制。且所述电熔丝结构不需要长长的熔丝本体,可以节省芯片面积,有利于芯片小型化。且所述电熔丝结构是利用金属互连结构(金属互连层、导电插塞)形成,与金属栅极工艺、多晶硅栅极工艺都兼容。
请参考图11和图12,所述图11为本发明实施例的电熔丝结构的熔断时间测试图,所述图12为第一导电插塞与第二导电层完全接触的电熔丝结构的熔断时间测试图。对于采用本发明实施例的电熔丝结构,基本上在0.1小时~1小时的范围内,电熔丝结构都发生熔断,电阻变大;而对于第一导电插塞与第二导电层完全接触的电熔丝结构,当采用相同的熔断电流时,基本上要在10小时~100小时的范围内,电熔丝结构才会熔断,即电阻突然变大,因此,本发明的电熔丝结构能大幅缩短熔断时间,节省了成本。
在其他实施例中,请参考图7,所述与第一导电插塞部分接触的第二导电层的一端具有长方形开口,使得所述第二导电层141的一端形状为叉形,所述叉形第二导电层141具有两个叉齿143,所述两个叉齿143之间具有开口144,位于所述第二导电层141下方的第一导电插塞131同时与所述开口144两侧的两个叉齿143相连接,使得所述第一导电插塞131顶部表面的两侧被第二导电层141的两个叉齿143所覆盖,且所述第一导电插塞131顶部表面的中间部分区域被所述开口144所暴露。即使所述第一导电插塞131与第二导电层141的位置会具有上下左右的偏移,所述第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值仍有一定的偏差,但所述偏差远远小于第一实施例中偏差的程度,保持在10%的范围内,因此有利于控制电熔丝结构的熔断时间的均一性,有利于提高器件的稳定性。
在其他实施例中,请参考图8,所述第二导电层141内具有开口144′,所述开口144′为长方形开口,所述长方形开口的宽度小于所述第一导电插塞131的直径,所述长方形开口的长度大于等于所述第一导电插塞131的直径,使得所述第一导电插塞131与所述开口144′两侧的第二导电层141相接触,即使第一导电插塞131与第二导电层141的位置会具有上下左右的偏移,所述第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值的偏差范围都能保持在10%的范围内,有利于控制电熔丝结构的熔断时间的均一性,有利于提高器件的稳定性。
在其他实施例中,请参考图9,所述第二导电层141内具有开口144″,所述开口144″的形状为圆形、矩形或其他图形,且所述开口144″的位置对应于第一导电插塞131顶部表面的中间位置,即使第一导电插塞131与第二导电层141的位置会具有上下左右的偏移,所述第一导电插塞与第二导电层的接触面积与第一导电插塞的截面积之间的比值的偏差范围都能基本保持不变,因此有利于控制电熔丝结构的熔断时间的均一性,有利于提高器件的稳定性。
在其他实施例中,也可以使所述第一导电插塞的底部表面与第一导电层部分接触,第一导电插塞的顶部表面与第二导电层完全接触,使得所述第一导电插塞的底部表面与第一导电层的接触位置容易发生熔断,熔断时间变短,更容易控制。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (17)
1.一种电熔丝结构,其特征在于,包括:基底,位于所述基底表面的第一导电层,覆盖所述第一导电层和基底的层间介质层,位于所述第一导电层表面且贯穿层间介质层的第一导电插塞,位于所述第一导电插塞和层间介质层表面的第二导电层,其中,所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触;
与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长方形开口,所述长方形开口的宽度小于第一导电插塞的直径;
或者,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有开口;当所述开口位于所述第一导电插塞与所述第一导电层的接触部分时,所述开口完全位于第一导电插塞的底部表面;当所述开口位于所述第一导电插塞与所述第二导电层的接触部分时,所述开口完全位于第一导电插塞的顶部表面。
2.如权利要求1所述的电熔丝结构,其特征在于,所述第一导电插塞与第一导电层或第二导电层部分接触时的接触面积占所述第一导电插塞的横截面积的30%~70%。
3.如权利要求1所述的电熔丝结构,其特征在于,所述长方形开口的长度大于或等于第一导电插塞的直径。
4.如权利要求1所述的电熔丝结构,其特征在于,所述第一导电插塞同时与开口两侧的第一导电层或第二导电层相接触。
5.如权利要求1所述的电熔丝结构,其特征在于,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位的形状为叉形,所述叉形的第一导电层或第二导电层与第一导电插塞部分接触的一端至少包括两个叉齿,所述第一导电插塞同时与所述开口两侧的叉齿相接触。
6.如权利要求1所述的电熔丝结构,其特征在于,还包括,位于所述第一导电层表面且贯穿层间介质层的第二导电插塞,位于所述第二导电插塞和层间介质层表面的第三导电层,所述第一导电层与第二导电插塞的底部表面完全接触且所述第三导电层与第二导电插塞的顶部表面完全接触。
7.如权利要求6所述的电熔丝结构,其特征在于,所述第二导电插塞的数量大于所述第一导电插塞的数量。
8.如权利要求6所述的电熔丝结构,其特征在于,所述第二导电插塞的直径大于所述第一导电插塞的直径。
9.如权利要求1所述的电熔丝结构,其特征在于,当所述第一导电层与第一导电插塞的部分底部表面接触,所述第二导电层与第一导电插塞的顶部表面完全接触。
10.如权利要求1所述的电熔丝结构,其特征在于,当所述第二导电层与第一导电插塞的部分顶部表面接触,所述第一导电层与第一导电插塞的底部表面完全接触。
11.如权利要求1所述的电熔丝结构,其特征在于,所述第一导电层为掺杂有杂质离子的衬底、金属硅化物层、金属栅电极或金属互连层。
12.如权利要求1所述的电熔丝结构,其特征在于,所述第二导电层为金属互连层。
13.一种如权利要求1所述电熔丝结构的形成方法,其特征在于,包括:
提供基底,在所述基底表面形成第一导电层;
在所述第一导电层和基底表面形成层间介质层;
形成贯穿所述层间介质层的第一导电插塞,且所述第一导电插塞位于第一导电层的表面;
在所述第一导电插塞和层间介质层表面形成第二导电层,且所述第一导电层与第一导电插塞的底部表面部分接触或者所述第二导电层与第一导电插塞的顶部表面部分接触。
14.如权利要求13所述的电熔丝结构的形成方法,其特征在于,还包括:
形成贯穿所述层间介质层的第二导电插塞,且所述第二导电插塞位于第一导电层的表面;
在所述第二导电插塞和层间介质层表面形成第三导电层,所述第一导电层与第二导电插塞的底部表面完全接触且所述第三导电层与第二导电插塞的顶部表面完全接触。
15.如权利要求14所述的电熔丝结构的形成方法,其特征在于,所述第一导电插塞和第二导电插塞采用同一形成工艺形成,所述第二导电层和第三导电层采用同一形成工艺形成。
16.如权利要求13所述的电熔丝结构的形成方法,其特征在于,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位具有长方形开口,所述长方形开口的宽度小于第一导电插塞的直径,且所述第一导电插塞同时与开口两侧的第一导电层或第二导电层相接触。
17.如权利要求16所述的电熔丝结构的形成方法,其特征在于,与第一导电插塞部分接触的第一导电层或第二导电层的接触部位为叉形,所述叉形的第一导电层或第二导电层与第一导电插塞部分接触的一端至少包括两个叉齿,所述第一导电插塞同时与所述开口两侧的叉齿相接触。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310113259.2A CN104103623B (zh) | 2013-04-02 | 2013-04-02 | 电熔丝结构及其形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310113259.2A CN104103623B (zh) | 2013-04-02 | 2013-04-02 | 电熔丝结构及其形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104103623A CN104103623A (zh) | 2014-10-15 |
CN104103623B true CN104103623B (zh) | 2016-12-28 |
Family
ID=51671633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310113259.2A Active CN104103623B (zh) | 2013-04-02 | 2013-04-02 | 电熔丝结构及其形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104103623B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105990314B (zh) * | 2015-03-16 | 2018-10-26 | 台湾积体电路制造股份有限公司 | 半导体器件结构及其形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6661330B1 (en) * | 2002-07-23 | 2003-12-09 | Texas Instruments Incorporated | Electrical fuse for semiconductor integrated circuits |
CN101174607A (zh) * | 2006-11-03 | 2008-05-07 | 台湾积体电路制造股份有限公司 | 集成电路装置以及熔丝结构 |
CN101937716A (zh) * | 2009-06-29 | 2011-01-05 | 国际商业机器公司 | 使用不等轴接触的电可编程熔丝及其制造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7651893B2 (en) * | 2005-12-27 | 2010-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal electrical fuse structure |
US7413980B2 (en) * | 2006-04-25 | 2008-08-19 | Texas Instruments Incorporated | Semiconductor device with improved contact fuse |
-
2013
- 2013-04-02 CN CN201310113259.2A patent/CN104103623B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6661330B1 (en) * | 2002-07-23 | 2003-12-09 | Texas Instruments Incorporated | Electrical fuse for semiconductor integrated circuits |
CN101174607A (zh) * | 2006-11-03 | 2008-05-07 | 台湾积体电路制造股份有限公司 | 集成电路装置以及熔丝结构 |
CN101937716A (zh) * | 2009-06-29 | 2011-01-05 | 国际商业机器公司 | 使用不等轴接触的电可编程熔丝及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN104103623A (zh) | 2014-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11063005B2 (en) | Via rail solution for high power electromigration | |
US20150162448A1 (en) | Integrated circuit device with power gating switch in back end of line | |
US9093453B2 (en) | High performance e-fuse fabricated with sub-lithographic dimension | |
CN102024784B (zh) | 用于mos器件的块状接触塞 | |
CN1909227A (zh) | 可编程半导体器件及其制造和使用方法 | |
JP5388768B2 (ja) | ローカルインターコネクトを備えた半導体装置 | |
KR20030047693A (ko) | 반도체 장치 | |
US8058734B2 (en) | Semiconductor device and method of manufacturing the same | |
US10199409B2 (en) | Trench between stacked semiconductor substrates making contact with source-drain region | |
KR101662906B1 (ko) | 백 엔드 오브 라인 부분에 프로그래머블 인터커넥트를 가진 fpga 장치 | |
CN105957857A (zh) | 熔丝结构 | |
TWI726609B (zh) | 半導體元件及其製造方法 | |
CN106206418A (zh) | 集成电路 | |
CN112447720A (zh) | 半导体元件及其制备方法 | |
CN108573969A (zh) | 集成电路器件 | |
US6642604B2 (en) | Semiconductor device with resistor layer having heat radiation path to semiconductor substrate | |
CN112447722A (zh) | 半导体元件及其制备方法 | |
TWI833077B (zh) | 具有可程式化構件的半導體元件及其製備方法 | |
CN104183543B (zh) | 电熔丝结构及其形成方法、半导体器件 | |
CN104103623B (zh) | 电熔丝结构及其形成方法 | |
CN105322027B (zh) | 肖特基二极管及其制造方法 | |
CN104701295B (zh) | 电熔丝结构及其形成方法 | |
KR100874942B1 (ko) | 마스크 롬 및 그 제조 방법 | |
TWI493658B (zh) | 電熔絲、電阻與電晶體之製造方法 | |
CN104051417B (zh) | 电熔丝结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |