CN101770811B - 基于阈值取消功能的钟控浮栅mos管的采样保持电路 - Google Patents

Abstract

本发明公开了一种基于阈值取消功能的钟控浮栅MOS管的采样保持电路。包括基于钟控浮栅MOS管的采样保持电路和阈值取消电路，PMOS管的漏极与单刀双掷开关的第二脚相连，栅极通过第一开关与电源相连，栅极通过第二开关接地，源极和衬底与电源相连；NMOS管的漏极与单刀双掷开关的第二脚相连，栅极与单刀双掷开关的第二脚相连，源极和衬底接地，所述单刀双掷开关的第三脚接地，第一脚接到基于钟控浮栅MOS管的采样保持电路的输入栅极。通过PMOS管和NMOS管提取出NMOS管的阈值电压，并加到钟控浮栅NMOS管的输入栅极，使整个电路达到取消阈值损失的效果，提高采样保持电路的精度。本发明的结构简单，功耗很低。

Description

基于阈值取消功能的钟控浮栅MOS管的采样保持电路

技术领域

本发明涉及模拟信号采样保持电路，尤其是涉及一种基于阈值取消功能的钟控浮栅MOS管的采样保持电路。

技术背景

采样保持操作是模拟信号处理的第一步，将幅度连续变化的模拟信号，经由采样保持电路，对某一时刻的信号值进行采样，并保持一段时间，让后面的电路对信号进行处理。采样保持电路的性能，直接关系到整个电路系统的性能。因此，采样保持电路在电路系统中具有很重要的作用。在数字电路系统中，作为基本电路单元之一的模数转换器ADC，它的主要性能就是由采样保持电路来决定的。性能越好的ADC，需要性能越好的采样保持电路。

传统的采样保持电路，是通过运算放大器和电容来实现的，采样保持电路的精度越高，就要求越高倍数的运算放大器，这就需要越复杂的电路结构。然而，随着集成电路的飞速发展，现在一片芯片上集成的电路越来越复杂，功耗越来越大，功耗密度越来越高。越来越大的功耗，对手持设备的电池提出了越来越高的要求，而现在电池技术的发展是远远跟不上集成电路集成度的发展的。并且，现在集成电路的体积要求越来越小，这就要求电路结构要尽可能的简单。因此，基于低功耗和简单的电路结构的考虑，应用浮栅器件来对电路进行设计，符合未来集成电路的发展要求和发展方向，具有巨大的实用价值。对于采样保持电路这样的基本单元，也不例外。本文提出的一种基于阈值取消功能的钟控浮栅MOS管的采样保持电路，就是在这样的背景下提出来的。

自从1991年，多输入浮栅MOS管被提出以来，越来越多的人投入到相关的研究中，浮栅MOS管在很多领域都得到了很大的应用。多输入浮栅MOS管的结构图如图1所示。

与一般MOS管的区别是，多输入浮栅MOS管具有一个浮置的栅，并且有多个输入栅极，多个输入栅极通过电容耦合效应，将各个输入电压V_i耦合到浮栅上面，而浮栅后面的部分，跟普通的MOS管是一样的。浮栅上的电压由浮栅的初始电荷和各个输入端的电压来决定，具体的关系表达式如下：

$V_{\mathrm{FG}}=\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{C}_i{V}_i+Q_0}{C_{\mathrm{TOT}}}---\left(1\right)$

其中，C_i是各个输入电容，V_i是对应的输入电压，Q₀是浮栅上的初始静电荷， $C_{\mathrm{TOT}}=\underset{i=0}{\overset{n}{\mathrm{\Σ}}}{C}_i,$ C₀是浮栅和衬底之间的电容。

当浮栅电压V_FG大于管子的阈值电压V_TH时，管子导通，即：

$V_{\mathrm{FG}}=\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{C}_i{V}_i+Q_0}{C_{\mathrm{TOT}}}>V_{\mathrm{TH}}---\left(2\right)$

浮栅上的初始净电荷，由生产时的工序决定，一般情况下，浮栅上的初始净电荷可以作为零处理，因此，上式可以变形为：

$V_1>\frac{C_{\mathrm{TOT}}{V}_{\mathrm{TH}}-\underset{i=2}{\overset{n}{\mathrm{\Σ}}}{C}_i{V}_i}{C_1}---\left(3\right)$

此时管子导通。如果把V₁看作输入端，把V₂、V₃......V_n看作控制端的话，相当于是MOS管的阈值可以由V₂、V₃......V_n来调节，因此，多输入浮栅MOS管具有阈值可控的功能。因为浮栅是浮置的，浮栅上的电荷不容易改变，因此它还具有电荷保持的功能。

钟控浮栅MOS管是浮栅MOS管的改进模型，与浮栅MOS管的唯一不同之处，就是普通浮栅MOS管有一个浮置的栅极，而钟控浮栅MOS管的浮栅是通过一个开关接到一个参考电压，从而可以对浮栅的初始电压进行设置。钟控浮栅MOS管的结构图如图2。

钟控浮栅MOS管的工作分为两个阶段：预充电阶段和评估阶段。在预充电阶段，各个输入电容耦合端接到电容输入预置电压V_iREF上面，开关φ闭合，浮栅输入电压Vin与浮栅连通，将浮栅钳位。在评估阶段，开关φ断开，浮栅浮置，相应地，输入电容耦合端切换到各自的输入信号Vi。此时，浮栅的电压由φ从高跳到低时Vin的瞬间值(记为V_INREF)、输入端预置电压V_iREF和输入端电压Vi共同决定。

根据以上描述，在预充电阶段，浮栅接到浮栅输入电压Vin，浮栅输入电压对浮栅充电，所以：

V_FG1＝V_in      (4)

在预充电阶段切换到评估阶段的瞬间，Vin的值记为V_INREF，用作评估阶段浮栅电压的计算。

在评估阶段，因为浮栅浮置，浮栅上的电荷不会改变，可以算得此时电压为：

$V_{\mathrm{FG}2}=V_{\mathrm{INREF}}+\frac{\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{C}_i(V_i-V_{\mathrm{iREF}})}{C_{\mathrm{TOT}}}---\left(5\right)$

基于钟控浮栅MOS管的采样保持电路图如图3。

采样阶段，φ₁为高电平，φ₂为低电平，浮栅接到输入电压Vin处，进行采样。保持阶段，φ₁为低电平，φ₂变为高电平，浮栅管子的源极作为输出端，跟随浮栅的电压进行输出。这个采样保持电路没有直流功耗，并且结构非常简单，所以功耗非常低，但是存在一个问题，就是输出电压和输入电压之间存在一个NMOS管阈值电压的损失，因为这个电压损失的存在，大大降低了跟随电路的精度，并且在输入电压小于NMOS管阈值电压的时候，采样保持电路的输出电压恒为0，不能跟随输入电压的变化。

发明内容

本发明的目的在于提供了一种基于阈值取消功能的钟控浮栅MOS管的采样保持电路，这个采样保持电路的输出与输入之间不存在阈值电压的损失，具有更高的精度，功耗低，结构简单，并且具有轨到轨的功能特点。

本发明解决技术问题所采用的技术方案是：

包括基于钟控浮栅MOS管的采样保持电路，其特征在于：还包括一个阈值取消电路，该电路包括PMOS管，NMOS管，两个开关和单刀双掷开关；PMOS管的漏极与单刀双掷开关的第二脚相连，PMOS管的栅极通过第一开关与电源相连，PMOS管的栅极通过第二开关接地，PMOS管源极与电源相连，PMOS管的衬底与电源相连；NMOS管的漏极与单刀双掷开关的第二脚相连，NMOS管的栅极与单刀双掷开关的第二脚相连，NMOS管的源极接地，NMOS管的衬底接地，所述单刀双掷开关的第三脚接地，第一脚接到基于钟控浮栅MOS管的采样保持电路的输入栅极。

与现有技术相比，本发明的具有的有益效果是：

本电路基于钟控浮栅MOS管的浮栅电荷可以调节并长期保持这个特点，利用PMOS管和NMOS管加第两个开关来提取一个NMOS管的阈值电压，并经钟控浮栅MOS管的输入栅极，耦合到浮栅上，以此将浮栅上的电压提高一个NMOS管阈值电压的值，来抵消钟控浮栅MOS管采样跟随电路从浮栅电压到输出电压所存在的一个NMOS阈值电压的损失，让输出电压精确等于输入电压的值，构造一个精度高，结构简单，功耗低的采样保持电路。此电路的平均功耗只有0.147mw，整个电路只需要一个钟控浮栅NMOS管，一个普通的NMOS管，一个普通的PMOS管，六个辅助开关，结构非常简单。

附图说明

图1是多输入浮栅MOS管的结构图。

图2是钟控浮栅MOS管的结构图。

图3是基于钟控浮栅MOS管的采样保持电路的基本结构图。

图4是基于阈值取消功能的钟控浮栅MOS管的采样保持电路结构图。

图5是各开关控制信号的波形，从上往下依次是S1，S2，S3，S4，S5，S6的控制信号波形。

图6是仿真波形比较，上面的是输入波形，中间的是图4电路输出波形，下面的是图3电路输出波形。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

如图4所示，是一种基于阈值取消功能的钟控浮栅MOS管的采样保持电路，包括一个钟控浮栅NMOS管，一个普通PMOS管，一个普通NMOS管，第一开关S1，第二开关S2，第三开关S3，单刀双掷开关S4，第五开关S5，第六开关S6，通过所述PMOS管、NMOS管、第五开关S5和第六开关S6，进行一个NMOS管阈值电压的提取，由单刀双掷开关S4接到所述钟控浮栅NMOS管的输入栅极；所述钟控浮栅NMOS管的浮栅通过第一开关S1和采样保持电路电压输入端相连，所述钟控浮栅NMOS管的漏极通过第二开关S2与电源相连，所述钟控浮栅NMOS管的源极通过第三开关S3与地相连，所述钟控浮栅NMOS管的输入栅极与单刀双掷开关S4的第一脚相连，所述钟控浮栅NMOS管的衬底通过第三开关与地相连，所述钟控浮栅NMOS管的源极作为信号输出端Vout；所述PMOS管的漏极与单刀双掷开关S4的第二脚相连，所述NMOS管的漏极与单刀双掷开关S4的第二脚相连，所述PMOS管的栅极通过第五开关S5与电源相连，通过第六开关S6与地相连，所述PMOS管的源极与电源相连，所述PMOS管的衬底与电源相连，所述NMOS管的栅极与单刀双掷开关S4的第二脚相连，所述NMOS管的源极与地相连，所述NMOS管的衬底与地相连，所述单刀双掷开关S4的第三脚接地。

这个采样保持电路包括采样阶段、保持阶段和跟随阶段。在采样阶段，第一开关S1闭合，第二开关S2断开，第三开关S3闭合，单刀双掷开关S4的1、3脚连通，第五开关S5断开，第六开关S6闭合。钟控浮栅MOS管的浮栅连接到输入电平Vin，浮栅的电压被钳制在Vin，与此同时，钟控浮栅MOS管的输入栅极接地，闭合的第三开关S3将钟控浮栅NMOS管的源极下拉为0电平。单刀双掷开关S4的2脚电压被导通的PMOS上拉到一个接近电源电压的电平。在保持阶段，第一开关S1断开，第二开关S2断开，第三开关S3闭合，单刀双掷开关S4的1、2脚连通，第五开关S5闭合，第六开关S6断开，因为第一开关S1断开，钟控浮栅NMOS管的浮栅浮置，浮栅上面的电荷保持不变。此时，PMOS管的漏极被钳位在一个NMOS管的阈值电压值，并且经过单刀双掷开关S4接到钟控浮栅MOS管的输入栅极，耦合到浮栅上。此时浮栅上的电压是初始电压Vin再叠加上一个NMOS管的阈值电压，即为V_FG＝V_in+V_TH。在跟随阶段，第二开关S2闭合，第三开关S3断开，断开的第三开关S3相当于一个阻值很大的电阻，让钟控浮栅NMOS管的源极电压跟随浮栅电压进行输出，此时，钟控浮栅NMOS管的源极电压和浮栅电压相差一个NMOS的阈值电压，V_OUT＝V_FG-V_TH＝V_in，刚好与之前浮栅上叠加的NMOS管阈值电压相抵消，使输出电压V_OUT精确等于输入电压Vin。

图5是图4所示电路各开关控制信号的波形，从上到下依次为S1、S2、S3、S4、S5、S6控制信号的波形，采样频率为20MHz，得到的采样保持输出信号如图6所示，并与图3所示结构电路的仿真结果做了一个对比。上面的是输入波形，中间的是图4电路输出波形，下面的是图3电路输出波形。可以看到，图3所示的电路，输出波形和输入波形相差了一个NMOS阈值电压，并且在输入电压信号小于NMOS管的阈值电压的时候，输出电压为零，不能对输入信号进行正确的采样保持操作。而图4所示电路的仿真波形，输出信号可以很好地对输入信号进行采样保持操作。

在采样阶段，钟控浮栅NMOS管的采样保持部分电路不存在直流功耗，而阈值提取部分的电路，存在直流功耗，这部分功耗，也是整个电路的主要功耗来源。

在保持阶段，钟控浮栅NMOS管的采样保持部分电路和阈值提取部分电路都不存在直流功耗，功耗非常小。

在跟随阶段，同样不存在直流功耗，功耗非常小。

整个电路，总共用了一个PMOS管，一个NMOS管，一个钟控浮栅NMOS管，六个辅助开关，结构非常简单，电路的平均功耗只有0.147mw，功耗非常低。

Claims (1)

1.一种基于阈值取消功能的钟控浮栅MOS管的采样保持电路，包括基于钟控浮栅MOS管的采样保持电路，其特征在于：还包括一个阈值取消电路，该电路包括PMOS管，NMOS管，两个开关和一个单刀双掷开关；PMOS管的漏极与单刀双掷开关的第二脚相连，PMOS管的栅极通过第一开关与电源相连，PMOS管的栅极通过第二开关接地，PMOS管源极与电源相连，PMOS管的衬底与电源相连；NMOS管的漏极与单刀双掷开关的第二脚相连，NMOS管的栅极与单刀双掷开关的第二脚相连，NMOS管的源极接地，NMOS管的衬底接地，所述单刀双掷开关的第三脚接地，单刀双掷开关的第一脚接到基于钟控浮栅MOS管的采样保持电路的输入栅极，单刀双掷开关在第二脚和第三脚之间切换。

Images