CN1017559B - 检验连接和/或开关器件和/或线路的方法 - Google Patents

Abstract

本发明描述了一个检验连接和/或开关器件，特别地，检验一个空间分割多路开关矩阵(K)的连接和/或开关器件的方法，其中若干输入线路(Di，Cj)中的一个或多个与若干输出线路(Yk)中的一个或多个相连接，而且它还被用来检验有无检验字形成。一个第一检验字PB1和一个附加检验字PB2，按照从输出线路(Yk)上信号形成的同一规律，连续地从输入线路(Di，Cj)上的信号形成。两个检验字被相互比较。如有不符。则提供一个表明错误的显示。

Description

本发明涉及一种通过检验字来检验两组线路之间连接的方法。

就信号是否以无错误方式被传送这个问题而言，已知的方法是采用，产生并传送奇偶检验毕特，一般说来即用作错误探测和错误校正的检验字，并且从它们在如传输通道终端的故障得出结论。

这种方法也类似地适用于电信号通过开关系统和网络，例如通过光学分段或通过空间分制多路开关矩阵的传输。为了从构成一个信号的若干连续毕特中确定一检验字，并且如果可能的话，通过估价接收到的毕特得出关于在传输通道中存在错误的结论，有许多种被称作错误探测和校正理论的方法。

在这种校正方法中，到构成待检验单元的若干毕特已被传输时总需要一段时间。只有当所有这些毕特被接收时，才有可能从中确定故障并得出结论。如果传输系统中有若干通道，就需要对每条通道都采用一个这种类型的方法。这样，对开关能力的要求就比较高。另外，如果在一条线上的信号不总是沿同一方向运行，例如母线的情况，这种方法就不适用。

本发明的任务是进一步发展上述类型的方法，即降低开关负担并且改进检验过程的能力，在某种意义上说，在任何时刻不仅要检验待传输的信息，而且系统的完全可用性也要被检验。这种方法尤其适用于空间分割多路开关矩阵。

根据本发明，通过检验字来检验第一组线路（Di、Cj）和第二组线路（Yk）之间连接的方法，其特点在于第一检验字（PB1）被在并联基础上连续地从第一组线路（Di、Cj）上的信号获得，第二检验字根据同样规律，被在并联基础上从第二组线路上的信号获得，两个检验字被作比较（故障计算）如果检验字不一致，则显示出错误。

根据本发明，一个检验字，在最简单的情况下即一奇偶检验毕特，不是从在一条通道上连续传送或接收的字符在过一段时间之后获得的，而是在系统的待相互比较的点处（例如，输入和输出端），在若干通道或线路上的若干信号出现的准确同时，从其中形成的。被传送的检验字被与在系统输出端形成的检验字比较（故障检验）。如果两个检验字不符，即如果故障为奇，则说明有错误。而在已知方法中，检验字在每种情况下就时间而言顺序地形成，就通道而言单个地形成，在本发明中，就时间而言它们在并行基础上形成，就系统而言它们在综合基础上形成，就是说，就通道而言它们不是单个地形成。

如果实现正确的传送，即只要每个输入信号也作为输出信号再现，在输入端的检验字当然与在输出端的检验字相同，例如，在一空间分割多路开关矩阵中，如果每个输入与每个相应输出的联系为1∶1的话。如果一个输入与相应输出的关系不是1∶1，就是说，例如一个输入与若干输出相连（比如说，一个电视节目被若干用户接收），根据本发明，则要考虑采用一个辅助检验字。

通过根据本发明的方法，有可能不仅检验一个空间分割多路开关 矩阵的线路和连接，而且也能，一般地，检验所有系统。就这一点而言，有可能把在任一给定时刻得自第一套信号的每个检验字与得自第二套信号的检验字相联系，所以对检验字的比较-也有可能考虑到与系统相关的校正-有可能确定所有通道和开关装置都在正常工作中。在这些假设条件下，根据本发明的方法也可同时用在一个系统的各个谱尔层次上。错误探测可按已知方式与一个错误校正结合起来。

所例示的本发明的实施方案及其优点的进一步改进将在下面参照附图被描述出来，其中：

图1显示根据现有技术水平的一个空间分割多路开关矩阵K。

图2显示图1中的一个开关单元S的结构。

图3显示一个类似于图1中的空间分割多路开关矩阵的、包含了本发明的、作为一实施方案例的空间分割多路开关矩阵。

图4显示一个根据本发明的，作为一个实施方案例的与一带监控母线的连接。

图1显示一个空间分割多路开关矩阵K的已知结构，它有（n+m）条输入线和m条输出线，构成一个〔（n+m）×m〕开关矩阵。（n+m）条输入线分成n条输入线D₁、D₂…Dn和m条输入线C₁，C₂…Cm（扩充输入）。也提供了m条输出线Y₁，Y₂…Ym。最佳情况是：n＝m＝16。在输入线Di与输出线Yk的每一个交点处有一个带图2所示控制输入a和b的开关单元S。一行的所有控制输入都与一个连接此行的输出解码器OD的控制线相连。一列的所有控制输入b都与一个输入解码器ED相连。在扩充输入线C中，存在如图所示的对角连接。输出解码器OD和输入解码器ED的控制按已知方式实现，并由母线CTR表示。输出解码器 OD的启动靠线E实现。一条时钟电路C1被接到输出线Yk。

如果一个开关单元S（见图2）的输入a和b处于“1”状态，即a＝b＝1，那么Yk＝DiVXk，就是说，如果“1”出现在连带输入线Di或来自本行内前一个开关单元的输入线Xk，则在输出线Yk就出现一个输出信号1。这是由图2的采用常规门和双稳触发器的开关单元S的结构所决定的。开关单元S的开关状态取决于触发器输出Q的状态。它构成一个串联的AND门和一个变换器的二元存储器BC。当a＝b＝1时，Q变为“1”。如果a＝1而b＝0，Q变到“0”。如果a＝0，则Q保持不变。正常情况下，输出解码器一旦被E启动就给一行提供“1”，给所有其它行提供“0”。否则，所有行都等于0。这样，导致恰好只一条输入线Di或Cj被转换到每个输出线Yk。

图3详细地显示了一个包括根据本发明的一例实施方案的检验器的空间分割多路开关矩阵。

进到输入线D₁，D₂…Dn和扩充输入线C₁，C₂…Cn的数据并联地加到各自开关单元S和一个奇偶发生器PG，PG从中获得一检验字PB1（例中为1检验毕特）。检验字的获得是按一般规律实现的，即，近似如图3所示那样，如果带信号1的输入线数目为奇，则检验毕特为“1”，如果带1的输入线数目为偶，则检验毕特为“0”。当然，其它联系也是可行的。检验毕特PB1被加到XOR门G₂的一个输入端。

输出线Y₁，Y₂…Ym被通到奇偶检验器PC。一般来说，一个检验字，在这种情况下即一个检验毕特PB2（参见图3）就从其中得到，而且-这一点很重要-这是按从奇偶发生器PG中获得检验 毕特PB1相同的规律完成的，就是说，如果有奇数个输入线带1，则它（PB2）就为1，如果有偶数个输入线带1，则它就为0。假设每个输入线Di，Cj正好只与一个输出线Yk相连，则检验字或检验毕特或奇偶毕特PB1和PB2是全等的（n+m＞m）。

检验毕特PB2被加到XOR门G₁的第一输入端。如果PB2等于1，那么输出G₁也变为1，除非1也被加到G₁的另一输入端（为了校正）。如果PB1和PB2两者都等于1，结果就牵涉到一个唯一的XOR门，在G₂输出端有一信号O，因而在XOR门G₈的输出端无错误（ERROR）警报。在这种情况下，检验为正，即表明在输入和输出之间没有错误，因而信号以无错误方式被从系统的输入端传送到输出端。

在通过解码器OD和ED进行控制的基础上，带信号1的输入线Di，Cj不仅可连接一条输出线，也可连接多条输出线Yk，或零输出线，这一事实在奇偶校正块PCB中得到考虑安排，因为这会导致检验毕特PB1和检验毕特PB2不全等的情况。在根据图3的实施方案例中，奇偶校正块由XOR门S₁…S_n+1，AND门B₁…Bm，A₁…An，和形成作为一辅助检验字的特殊情况的辅助检验毕特的XOR门G₃和G₄组成。所有与一条输入线D₁相连的存储器BC的输出在每种情况下都通过线路1与Si的一个输入端相连。S₁…Sm的输出被加到AND门A₁…An，的反转输入端，而它们的输出则与G₄的输入相连。在每种情况下，输入线D₁…Dn也直接与A₁…An的另一输入端相连。连接C₁…Cm的列中的存储器BC的输释被加到一个XOR门S_n+1的输入端，也被加到AND门B₁…Bm的反转输入端。C₁…Cm本身在每种情况下 被引到B₁…Bm的另一个非反转的输入端，B₁…Bm的输出都被加到XOR门G₃。G₃的输出又被加到G₄的输入端。

工作过程如下：当输入信号被重复地加到输出Yn时，PG输出端的奇偶比特PB₁不变化。如果一给定的输入线Di（i＝1，…，n）与偶数条输出线Yk相连，并且如果在Di的信号等于1，则在奇偶发生器PC的输出端的奇偶毕特PB2变化。相反，如果Di与奇数条输出线Yk相连，PB2不变。为了补偿这个变化，与输入线Di相连的所有二元存储单元BC的奇偶性都通过XOR门Si获得，而且被反转，并与来自Di的信号一起被加到AND门Ai。按此方式，在输出Ai（i＝1…n）得到n个辅助检验毕特。

如果一条线Cj（j＝1，…，m）不与相应的输出线Yk相连，而且在Cj的信号等于“1”，则奇偶检验毕特PB2也变化。反之，输出端处的奇偶性不变。输入线C₁，…，Cm的辅助检验毕特从AND节B₁，…Bm和XOR节G₃得到。对整个电路的奇偶校正辅助检验毕特通过把门Ai和门G₃的输出加到XOR门G₄而得。

如果，举例来说，对一个输入Di接两个二元存储单元BC，即它们在输出Q处具有信号1，那么在连带的XOR门Si输出端就得到0输出，而且，按本发明，在串联的AND门Ai的输入端得到信号1。如果在同一AND门Ai的另一输入端的输入也为1，由于输入线Di带信号1，则AND门Ai的输出等于1。其结果就是在串联的XOR门G₄的输入端也出现1。

一个XOR门S_n+1对数据输入Ci是足够的。其它可以省去，这是因为每列只有一个开关单元S，因而也就只有一个二元存储单元BC。

如果，举例来说，一个带信号1的输入线Di或Cj被转换到两个输出Yk，那么这就会使一个奇偶毕特PB1等于1，而同时奇偶比特PB2等于零。因为，现在一信号1被通过Si和Ai加到G₄，所以输出G₁被适当地校正。因而G₂的输出与PB1和PB2全等时的一样。

为了也探测空间分割多路开关矩阵的状态存储器BC的错误，在一个存储奇偶检验器PS处取得一个对所有〔（n+1）·m〕存储单元BC的奇偶检验毕特。在图3中，这由一个XOR门G₅构成。在m为奇数的情况下，必须给门G₅串接一反转器。

如在输出解码器OD的控制输出端一样，例如，如果有一个以上的控制输出等于1，它们也可通过在图3中由XOR门G₆和NAND门G₇组成的输出奇偶检测器ODP被探测到。

因此，在此实施方案例中，在输入端和输出端都进行奇偶检验，还有可能包括若干校正，在待检验开关矩阵，或更一般地说，待检验的电路正常工作的情况下，它应给出一致的结果。这是在一个比较中（故障计算）确定的。附加错误的探测可利用自然的，即现有的探测错误状态的电路中的多余电路完成。

所描述的控制可在连续操作过程中进行（联机）。它探测永久的和间歇的错误。自动错误探测对在不联机检验时探测不到的间歇错误的探测尤为重要。从错误出现的频率可探知系统单元的不完善程度。

按一般的方式，在本实施方案例中检验是借助被加到一单个检验毕特的已知检验编码（比较J.Macwalliams和N.J.A.Sleane所著的错误校正编码，North    Holland，1978）进行的。这种检验给出奇偶发生器PG中的（n+m）个输入信号的 总奇偶性。在输出端相应的奇偶毕特从奇偶检验器PC得到。这两种器件都以可由XOR门构成的线性块编码为基础。由单元PG和PC得到的检验或奇偶毕特可以互不相同，这是因为一些输入线可以允许接到零输出线或接到几条输出线。这一点在确定开关单元S的二元存储单元BC的存储信息的基础上被校正。奇偶校正毕特由奇偶校正块PCB产生，并在XOR门G₁中被加到奇偶检验器PC的输出端的信号上。得到的PB2在G₂中与PB1进行比较。如果G₂输出等于1，则表明有错误。

附加开关部分共需要〔mn+5m+3n+1〕个门电路，每个有两个输入端。这些开关能力只是全部开关装置组成的一部分。

有了这个多出的内部结构，就有可能探测下面永久和间歇错误：A.在开关区（宽带）

1.在开关单元和时钟电路中的所有单个错误（一般地说就是所有奇数多重性的错误）;

2.在奇偶发生器PG，奇偶检验器PC，和门G₁和G₂中的所有单个（奇）错误;

3.在奇偶校正块PCB中的所有单个（奇）错误。

B.在控制区（窄带）

4.在存储器和在输入解码器的输出端的所有单个（奇）错误，例如，解码失败或双（偶）重解码。解码失败是指解码器的所有输出都等于0，而线E上的启动信号等于1;双重解码（偶）是指两个（或偶数个）输出等于1;

5.在输出解码器的输出端和输出奇偶检验中的所有单个（奇）错误;

6.存储奇偶检验的所有单个（奇）错误;

7.所有多重错误（尤其是双重错误），即下列两种错误的组合;

1和4;1和5;1和6;2和4;2和5;2和6;3和5;3和6;4和5;4和6。

对于特殊数据和控制指令，以上述类型的错误形式出现的所有永久错误地可被探测到。

根据本发明的检验是一种联机检验，它在整个系统的工作状态下连续进行，对检验中的转换过程无须附加检验装置。

在根据本发明的检验中，被研究的线路中信号运行的方向，以及信号是否总沿同一方向运行是无关紧要的。本发明因而也可按图4那样应用，例如，可以在与包括了多条线路的母线相连接的情况下，探测同一信号是否在母线上和与之相连的电路中。按此方式，其间的接点（st）最终被检验。

只暂时出现所有错误的主要部分由接点（插头连接，焊点，屏蔽接地部分）处的错误引起。一般地，永久错误易于被探测。

接着进行监控，例如按如下方式：一方面在第一检验电路PS1中，对所有母线线路形成一个检验字，最好是一个单个检验毕特P1，另一方面，在相连的电路一侧，在第二个检验电路PS2中对相应的线路形成一个检验字，并将此检验字与另一个检验字作比较。为此目的，两个检验字中至少有一个（这里是P1）必须被传送到另一侧。在这种情况下，单个线路上的信号的本质是完全不相关的。即使带供电电压的线路也可包括进来。那样的话，检验电路也可以，比如说通过一个二极管网络，把被加进的供电电压用作自己的电源。唯一重要 的一点是：检验字的形成、它们的比较、或一个错误信号的输出只能发生在所有线路上都出现确定的信号状态时。为此目的，比较的结果被第二个检验电路PS2通过一个时钟脉冲T和一个触发器FF输出。

如果被监控点之间出现滞后，如所举的开关矩阵例中那样，则这些（滞后）必须全等。检验字的滞后必须互相调节。在这种情况下，所有信号也必须沿同一方向运行。

本发明也可应用于带谱系结构的电路装置，这是很常见的情况。

一般来说，若干集成电路集中在一块印刷电路板上，形成一组件，若干印刷电路板靠一个背侧印刷电路板（背面板）集合起来，形成一大的单元，若干单元一起构成一个系统。

在每个集成电路中，一个检验毕特可通过其所有相连线路形成，并被输出到印刷电路板上。一个检验毕特也可通过所有从印刷电路板引出的线路在印刷电路板上形成。为此目的所需的检验电路可汇集在插头和插座中。在检验毕特的相互比较中，必须考虑单个线路上的信号进入较大数目或较小数目的形成总体的检验毕特。这可以与根据图3的电路中奇偶连接的形成相比较。

这可在谱尔层次中继续。

许多已知的错误校正方法可以按本发明的方式用来校正探测到的错误。

Claims (9)

1、一种通过检验字来检验第一组线路(Di，Cj)和第二组线路(Yk)之间连接的方法，其特征在于第一检验字((PB1)被在并联基础上连续地从第一组线路(Di，Cj)上的信号获得，第二检验字根据同样规律，被在并联基础上从第二组线路上的信号获得，两个检验字被作比较，如果检验字不一致，则显示出错误；

第一检验字(PB1)被从输入线路(Di，Cj)上的信号连续地得到，根据同样规律，第二检验字(PB2)被从输出线路上的信号连续地获得，两个检验字被作比较；

从第一组线路(Di，Cj)上的信号获得第一检验字(PB1)是在一个所有输入线路并联地与其输入端相连的奇偶发生器(PG)中进行的，第二检验字的获得是在所有第二组线路(Yk)并联地与其输入端相连的奇偶检验器(PC)中发生，检验字间的比较发生在其输出可使错误显示启动的逻辑元件G₂中。

2、根据权利要求1所述的方法，其特征在于在比较检验字（PB1，PB2）的过程中，也考虑到一个从奇偶校正器件PCB中得到的辅助检验字，如果检验字（PB2）由于第一组线路（Di，Cj）中的一个要么不与任何输出线路（Yk）相连，要么与两个或偶数个输出线路（Yj）相连而与另一个检验字不同，这个辅助检验字就补偿检验字（PB2）。

3、根据权利要求1所述的方法，其特征在于如果检验一个由成行和列排成矩阵形，并且每个都由一个存储器单元（BC）的状态控制的开关单元（S）构成的开关网络（K），则在奇偶校正器件（PCB）的第一单元（Si）中，通过估价存储单元（BC）的状态Q，形成一个检验字，还在于当在与一列相连的一个输入线路（Di，Cj）上出现一个信号时，为各列（Ai）确定的检验字在第二个单元（G₄）中一起被估价，以形成一附加检验字，还在于在对从输入线路（Di，Cj）上和输出线路（Yj）上的信号得到的检验字（PB1，PB2）作比较时，考虑到所述附加检验字，以作奇偶校正。

4、根据权利要求1所述的方法，其特征在于得自排成矩阵形的开关网络的每列的二元存储器（BC）的检验字在存储奇偶检验器（PS，G₅）中与一个附加检验字的形成一起被估价，估价方式是这样的，如果由于一个存储器（BC）中的一个错误，或者借助一个输入解码器（ED）的控制（b）中的错误，一个输出线（Yi）被提供给一个以上的输入线（Di，Cj），则显示一个错误。

5、根据权利要求1所述的方法，其特征在于，存在一个启动信号（E）时，一个输出奇偶检验器（ODP，G₆，G₇）估价控制开关单元（S）的存储器（BC）的控制信号（a），以形成一个附加检验字。

6、根据权利要求1所述的方法，其特征在于开关单元（S）包括一个二元存储单元（BC），它在一个状态时，使在相连的输入线（Di，Cj）上的信号转换到一相连的输出线（Yi），向这个状态的变化发生在控制信号（a）被从一个与输出线相连接的输出解码器（OD）的输入线相连的输入解码器（ED）加到所述二元存储单元（BC）。

7、根据权利要求1所述的方法，其特征在于，第一检验字（PB1）是一个奇偶毕特，它显示携带一个给定信号的输入线（Di，Cj）的数目是奇数还是偶数，还在于第二检验字（PB2）是一个奇偶毕特，它显示携带一个给定信号的输出线（Yi）的数目是奇数还是偶数。

8、根据权利要求1所述的方法，其特征在于用以获得检验字的器件（G、PG、PC、PCB、ODP、PS）靠异或门形成。

9、用以实现根据权利要求1或以下任何一项权利要求的方法的布置，其特征在于使第一组线路（Di，Cj）与其输入相连并从中得到第一检验字（PB1）的奇偶发生器PG，还在于使第二组的线路（Yj）与其输入相连并从中得到第二检验字（PB2）的奇偶检验器PC，还在于用以比较检验字的逻辑元件（G₂）。

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