CN101752445B - 光传感器、感光二极管、二极管层及其制造方法 - Google Patents

Abstract

一种光传感器、感光二极管、二极管层及其制造方法。一种PIN二极管层包含N型半导体、本征半导体及P型半导体。所述N型半导体掺杂有预定含量的3价杂质。所述P型半导体配置于所述N型半导体上方。所述本征半导体配置于所述P型半导体与所述N型半导体之间。

Description

光传感器、感光二极管、二极管层及其制造方法

技术领域

本发明涉及一种光传感器，并尤其涉及一种感光二极管的N型半导体掺杂有3价杂质(诸如硼)，可降低非晶硅(a-Si)的缺陷数目，进而改善非晶硅(a-Si)的载流子的传输能力。

背景技术

参照图1，数字式X射线传感器(digitalX-ray sensor)的技术可分为两大类：(1)直接型数字式X射线传感器(directdigitalx-ray sensor)20及(2)非直接型数字式X射线传感器(indirect digital x-ray sensor)10。此两者技术差异主要是在于将X射线(X-ray)30转换成电子信号的流程不同，故各有其设计上的结构差异。

首先，直接型数字式X射线传感器20的结构主要是薄膜晶体管阵列(TFT array)22加上非晶硒(am orphous selenium；a-Se)所制的光导体(photo-conductor)24，通过非晶硒所制的光导体24直接将X射线直接转换成电子空穴对，经由外加电场作用，空穴会往像素电极(pixelelectrode)飘移储存于薄膜晶体管阵列22的电容内，最后再通过薄膜晶体管阵列22将电子信号传回系统，进而转换成数字化的X光影像。

其次，非直接型数字式X射线传感器10的结构则主要是薄膜晶体管阵列12的上层增加感光二极管(photo-diode)14，最后再涂布碘化铯层(CsIlayer)16。因此，X射线30转换电子信号的方式将分为两步骤：第一步骤是先通过碘化铯层16先将X射线30转换成可见光32；第二步骤再由感光二极管14将可见光32转换成电子信号(电子空穴对)。经由外加电场下，空穴会往像素电极飘移储存于阵列式像素(array pixel)储存电容或感光二极管14的储存电容内，最后再通过薄膜晶体管阵列12将电子信号传回系统，进而转换成数字化的X光影像。

由于非直接型数字式X射线传感器的二极管层(diode layer)扮演着将可见光转换成电子空穴对(电子信号)的角色，故此二极管层的质量好坏将会直接严重影响整个数字化X光影像的质量。现行非直接型数字式X射线传感器的二极管层工艺中，主要是以化学气相沉积(chem ical vapor deposition；CVD)机台来制备薄膜。现有二极管层制造方法包含下列步骤：先沉积N型半导体层N+a-Silayer)，再依序沉积本征(Intrinsic)半导体层(a-Silayer)及P型半导体层(P+a-Silayer)，以组成PIN二极管层(PIN diode layer)，最后将该PIN二极管层图案化，如此以完成非直接型数字式X射线传感器的二极管层工艺。然而，若以此工艺所生产出的二极管层，其二极管的质量特性，诸如光二极管信号延迟(diode lag)、二极管信号延迟非线性(diode lagnonlinearity)、光二极管漏电(diode leakage)…等等，均不利于生产高质量的数字化X光影像。更甚者，又以光二极管信号延迟的问题最为严重。基本上，以此二极管工艺所产出的光二极管信号延迟与二极管信号延迟非线性程度，均完全无法符合生产非直接型数字式X射线传感器的二极管层的特性需求。以光二极管信号延迟程度来看，大约高出所需规格2倍到3倍以上，且光二极管信号延迟随着二极管光照饱和度(diode exposure sat.)的上升，其幅度也会逐渐增大二极管信号延迟非线性的问题(diode lag nonlinearityissue)。故针对非直接型数字式X射线传感器的二极管层的特性需求，此制造方式所生产的二极管质量仍有重大缺陷，无法适用于非直接型数字式X射线传感器的二极管层，故需进一步改善方可符合需求。

因此，便有需要提供一种二极管层，能够解决前述的问题。

发明内容

本发明的一目的在于提供一种光传感器，其感光二极管的N型半导体掺杂有3价杂质(诸如硼)，可降低非晶硅(a-Si)的缺陷数目，进而改善非晶硅(a-Si)的载流子的传输能力。

为达上述目的，根据本发明的一方面，提供了一种用于感光二极管的二极管层，包含：

N型半导体，其掺杂有预定含量的3价杂质；以及

P型半导体，配置于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅。

根据本发明的另一方面，提供了一种感光二极管，包含：

下电极层；

二极管层，配置于所述下电极层上，并包含：

N型半导体，其掺杂有预定含量的3价杂质；以及

P型半导体，配置于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅；以及

上电极层，配置于所述二极管层上。

根据本发明的再一方面，提供了一种光传感器包含：

薄膜晶体管阵列；以及

感光二极管阵列，电连接于所述薄膜晶体管阵列，其中每一感光二极管包含：

下电极层；

二极管层，配置于所述下电极层上，并包含：

N型半导体，其掺杂有预定含量的3价杂质；以及

P型半导体，配置于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅；以及

上电极层，配置于所述二极管层上。

根据本发明的再另一方面，提供了一种用于感光二极管的二极管层制造方法，包含下列步骤：

形成N型半导体，同时将所述N型半导体掺杂有预定含量的3价杂质；以及

将P型半导体形成于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅。

就本发明的N型半导体而言，若N型半导体为非晶硅(a-Si)加入5价杂质，则非晶硅(a-Si)本身仍有缺陷。由于3价杂质(诸如硼)的原子较小，因此将N型半导体掺杂有3价杂质(诸如硼)，可降低非晶硅(a-Si)的缺陷数目，进而改善非晶硅(a-Si)的载流子的传输能力。因此，本发明的感光二极管的工艺改善现有感光二极管的缺陷，诸如二极管信号延迟(diode lag)问题、二极管信号延迟非线性(diode lag nonlinearity)及光二极管漏电(diode leakage)等，使得感光二极管的特性可以符合非直接型数字式X射线传感器对生产高质量的数字化X光影像要求。

为了让本发明的上述和其它目的、特征、和优点能更明显，下文将结合附图，作详细说明如下。

附图说明

图1为先前技术的直接型数字式X射线传感器与非直接型数字式X射线传感器的剖面示意图；

图2为本发明的一实施例的光传感器的剖面示意图；

图3为本发明的该实施例的二极管层的剖面示意图；

图4为本发明的另一实施例的二极管层的剖面示意图；

图5为本发明的又一实施例的二极管层的剖面示意图；

图6为本发明的再一实施例的二极管层的剖面示意图；

图7至10为本发明的本发明的二极管层的制造方法的剖面示意图。

具体实施方式

参照图2，其显示本发明的一实施例的光传感器(lightsensor)100，诸如非直接型数字式X射线传感器(indirectdigitalx-ray senor)。该光传感器100包含薄膜晶体管阵列110、感光二极管120阵列、保护层130及闪烁组件(scintillator)140。该薄膜晶体管110通常包含栅极(gate electrode)112、栅极绝缘膜114、半导体层(诸如a-Silayer)116、源极(source electrode)118及漏极(drain electrode)119。该保护层130，诸如由氮化硅(SiNx)所制，用于覆盖该感光组件120及该薄膜晶体管110，并合适地保护该感光二极管120及该薄膜晶体管110的效果。通过通孔蚀刻工艺，将该保护层130形成有通孔150，并裸露出部分的上电极层126。通过沉积工艺，将金属层136形成于该保护层130上，并电连接于该感光二极管120的上电极126。该闪烁组件140配置于该感光二极管120上方，用于将该X射线转换成可见光。该闪烁组件140可为碘化铯(CsI)。

该感光二极管120用于将可见光转换成电子空穴对。该感光二极管120电连接于该薄膜晶体管110，并通过该薄膜晶体管110将电子信号读出。该感光二极管120包含下电极层122、二极管层124及该上电极层126。该下电极层122电连接于该薄膜晶体管110。该二极管层124配置于该下电极层122上。该上电极层126配置于该二极管层124上。该下电极层122可为钼(molybdenum)的金属所制；该上电极层126可为氧化铟锡(ITO)的透明金属氧化物所制。

该二极管层124可包含N型半导体(诸如N-type a-Silayer)及P型半导体(诸如N-type a-Silayer)，该P型半导体配置于该N型半导体相邻的位置。该二极管层124可为PIN、NIP、PN及NP二极管，其中PIN二极管表示P型半导体、本征半导体及N型半导体分别位于上中下的位置，NIP二极管表示N型半导体、本征半导体及P型半导体分别位于上中下的位置，PN二极管表示P型半导体及N型半导体分别位于上下的位置，且NP二极管表示N型半导体及P型半导体分别位于上下的位置。

参照图3，在本实施例中，该二极管层124为PIN二极管，其包含N型半导体152、本征(Intrinsic)半导体154及P型半导体156。该本征半导体154配置于该P型半导体156与该N型半导体152之间，其中该本征半导体154为四价元素，诸如由非晶硅(a-Si)所制。参照图4，在另一实施例中，该二极管层124可为PN二极管，其包含N型半导体152′及P型半导体156′。该N型半导体152、152′为四价元素(诸如非晶硅a-Si)加入5价杂质，其中该5价杂质是选自砷、磷及锑所构成的族群。该P型半导体156、156′为四价元素(诸如非晶硅a-Si)加入3价杂质，其中该3价杂质是选自硼、铝、镓及铟所构成的族群。

更重要的是，该N型半导体152、152′掺杂有预定含量的3价杂质，其中该3价杂质是选自硼、铝、镓及铟所构成的族群。该预定含量可介于1×10e16与3×10e19原子/厘米³之间。优选地，该预定含量为2×10e18原子/厘米³。

就本实施的N型半导体152、152′而言，若N型半导体152、152′为非晶硅(a-Si)加入5价杂质，则非晶硅(a-Si)本身仍有缺陷(defect)。由于3价杂质(诸如硼)的原子较小，因此将N型半导体152、152′掺杂有3价杂质(诸如硼)，可降低非晶硅(a-Si)的缺陷数目，进而改善非晶硅(a-Si)的载流子的传输能力。

举例而言，下表提供现有感光二极管的N型半导体未掺杂有3价杂质与本发明的感光二极管的N型半导体掺杂有3价杂质(诸如硼)的比较表：

比较表：感光二极管受光的检测特性

其中二极管信号延迟(diode lag)：意指二极管受光产生电子空穴对，其再受内部电场分离的载流子传输状况；二极管照光饱和度(diode exposuresat.)：意指二极管现阶段照光程度为占饱和照光程度的百分比，虽然二极管照光所产生的电子空穴对数量会随照光强度增加而增加，但也有其极限值，此值即为饱和值；二极管信号延迟非线性(diode lag nonlinearity)：意指二极管信号延迟随着二极管照光饱和度增加，其二极管信号延迟数值所增加的程度并未呈现线性化，反而随之大幅度增加；以及光二极管漏电(diodeleakage)：载流子于光二极管内部传输时的漏电现象。

上述比较表可明显发现本发明的感光二极管的工艺改善现有感光二极管的缺陷，诸如二极管信号延迟(diode lag)问题、二极管信号延迟非线性(diode lag nonlinearity)及光二极管漏电(diode leakage)等，使得感光二极管的特性可以符合非直接型数字式X射线传感器对生产高质量的数字化X光影像要求。

参照图5，在又一实施例中，就PIN二极管而言，该N型半导体152包含上层153及下层151，该上层153接触于该本征半导体154，且该3价杂质仅掺杂于该上层153内。由于3价杂质(诸如硼)的原子较小，因此将N型半导体152的上层153掺杂有3价杂质，亦可降低非晶硅(a-Si)的缺陷数目，进而改善非晶硅(a-Si)的载流子的传输能力。参照图6，在再一实施例中，就PN二极管而言，该N型半导体152′包含上层153′及下层151′，该上层153′接触于该P型半导体156′，且该3价杂质仅掺杂于该上层153′内。

参照图7至10，其显示本发明的二极管层的制造方法。参照图7，将N型半导体152形成于下电极层122及薄膜晶体管110上，同时将该N型半导体152掺杂有预定含量的3价杂质。该3价杂质是选自硼、铝、镓及铟所构成的族群。该预定含量介于1×10e16与3×10e19原子/厘米³之间。优选地，该预定含量为2×10e18原子/厘米³。该N型半导体152的形成步骤为将四价元素(诸如非晶硅)加入5价杂质。参照图8，就PN二极管层而言，将P型半导体156形成于该N型半导体152上方，亦即P型半导体及N型半导体分别位于上下的位置；同理，若就NP二极管层而言，则先将P型半导体形成于下电极层122及薄膜晶体管110上，然后再将N型半导体形成于该P型半导体上方，亦即N型半导体及P型半导体分别位于上下的位置。该P型半导体156的形成步骤为将四价元素(诸如非晶硅)加入3价杂质。参照图9，就PIN二极管层而言，在该P型半导体156的形成步骤前，将本征半导体154形成于该N型半导体152上，如此使该本征半导体154位于该P型半导体156与该N型半导体152之间，亦即P型半导体、本征半导体及N型半导体分别位于上中下的位置；同理，若就NIP二极管层而言，则先将P型半导体形成于下电极层122及薄膜晶体管110上，然后再依序将本征半导体及N型半导体形成于该P型半导体上方；亦即N型半导体、本征半导体及P型半导体分别位于上中下的位置。参照图10，最后将该P型半导体156、该本征半导体154及该N型半导体152图案化，如此以完成该二极管层124工艺。

在另一实施例中，就PIN二极管而言，该N型半导体152的形成步骤为将四价元素(诸如非晶硅)加入5价杂质持续第一时间及第二时间，且在该第二时间内将该四价元素(诸如非晶硅)持续掺杂该3价杂质(诸如硼)，如此可使该N型半导体152包含上层153及下层151，该上层153接触于该本征半导体154，且该3价杂质(诸如硼)仅掺杂于该上层153内，如图5所示。在又一实施例中，就PN二极管而言，该N型半导体152′包含上层153′及下层151′，该上层153′接触于该P型半导体156′，且该3价杂质(诸如硼)仅掺杂于该上层153′内，如图6所示。

虽然本发明已以前述实施例揭示，然其并非用于限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与修改。因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims (37)

1.一种用于感光二极管的二极管层，包含：

N型半导体，其掺杂有预定含量的3价杂质；以及

P型半导体，配置于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅。

2.如权利要求1所述的二极管层，其中所述N型半导体为四价元素加入5价杂质，且所述P型半导体为四价元素加入3价杂质。

3.如权利要求2所述的二极管层，其中所述5价杂质是选自砷、磷及锑所构成的族群，且所述3价杂质是选自硼、铝、镓及铟所构成的族群。

4.如权利要求1所述的二极管层，其中所述3价杂质是选自硼、铝、镓及铟所构成的族群。

5.如权利要求1所述的二极管层，其中所述预定含量介于1×10e16与3×10e19原子/厘米³之间。

6.如权利要求5所述的二极管层，其中所述预定含量为2×10e18原子/厘米³。

7.如权利要求1所述的二极管层，其中所述N型半导体分成两层，且所述3价杂质仅掺杂在接触于所述P型半导体的所述N型半导体的分层内。

8.如权利要求1所述的二极管层，其中所述二极管层为PN二极管及NP二极管中的一种。

9.如权利要求1所述的二极管层，还包含：

本征半导体，配置于所述P型半导体与所述N型半导体之间。

10.如权利要求9所述的二极管层，其中所述N型半导体包含上层及下层，所述上层接触于所述本征半导体，且所述3价杂质仅掺杂于所述上层内。

11.如权利要求9所述的二极管层，其中所述本征半导体为非晶硅所制，所述N型半导体为非晶硅加入5价杂质，且所述P型半导体为非晶硅加入3价杂质。

12.如权利要求9所述的二极管层，其中所述二极管层为PIN二极管及NIP二极管中的一种。

13.一种感光二极管，包含：

下电极层；

二极管层，配置于所述下电极层上，并包含：

N型半导体，其掺杂有预定含量的3价杂质；以及

P型半导体，配置于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅；以及

上电极层，配置于所述二极管层上。

14.如权利要求13所述的感光二极管，其中所述3价杂质是选自硼、铝、镓及铟所构成的族群。

15.如权利要求13所述的感光二极管，其中所述预定含量介于1×10e16与3×10e19原子/厘米³之间。

16.如权利要求15所述的感光二极管，其中所述预定含量为2×10e18原子/厘米³。

17.如权利要求13所述的感光二极管，其中所述N型半导体分成两层，且所述3价杂质仅掺杂在接触于所述P型半导体的所述N型半导体的分层内。

18.如权利要求13所述的感光二极管，其中所述二极管层还包含本征半导体，其配置于所述P型半导体与所述N型半导体之间。

19.如权利要求18所述的感光二极管，其中所述N型半导体包含上层及下层，所述上层接触于所述本征半导体，所述下层接触于所述下电极层，且所述3价杂质仅掺杂于所述上层内。

20.一种光传感器包含：

薄膜晶体管阵列；以及

感光二极管阵列，电连接于所述薄膜晶体管阵列，其中每一感光二极管包含：

下电极层；

二极管层，配置于所述下电极层上，并包含：

N型半导体，其掺杂有预定含量的3价杂质；以及

P型半导体，配置于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅；以及

上电极层，配置于所述二极管层上。

21.如权利要求20所述的光传感器，其中所述3价杂质是选自硼、铝、镓及铟所构成的族群。

22.如权利要求20所述的光传感器，其中所述预定含量介于1×10e16与3×10e19原子/厘米³之间。

23.如权利要求22所述的光传感器，其中所述预定含量为2×10e18原子/厘米³。

24.如权利要求20所述的光传感器，其中所述N型半导体分成两层，且所述3价杂质仅掺杂在接触于所述P型半导体的所述N型半导体的分层内。

25.如权利要求20所述的光传感器，其中所述二极管层还包含本征半导体，其配置于所述P型半导体与所述N型半导体之间。

26.如权利要求25所述的光传感器，其中所述N型半导体包含上层及下层，所述上层接触于所述本征半导体，且所述3价杂质仅掺杂于所述上层内。

27.一种用于感光二极管的二极管层制造方法，包含下列步骤：

形成N型半导体，同时将所述N型半导体掺杂有预定含量的3价杂质；以及

将P型半导体形成于所述N型半导体相邻的位置，

其中所述N型半导体为非晶硅。

28.如权利要求27所述的二极管层制造方法，其中所述3价杂质是选自硼、铝、镓及铟所构成的族群。

29.如权利要求27所述的二极管层制造方法，其中所述N型半导体的形成步骤为将四价元素加入5价杂质，且所述P型半导体的形成步骤为将四价元素加入3价杂质。

30.如权利要求27所述的二极管层制造方法，其中所述预定含量介于1×10e16与3×10e19原子/厘米³之间。

31.如权利要求30所述的二极管层制造方法，其中所述预定含量为2×10e18原子/厘米³。

32.如权利要求27所述的二极管层制造方法，其中所述N型半导体的形成步骤为将四价元素加入5价杂质持续第一时间及第二时间，且在所述第二时间内将所述四价元素持续掺杂所述3价杂质。

33.如权利要求27所述的二极管层制造方法，还包含下列步骤：

将所述P型半导体及所述N型半导体图案化。

34.如权利要求27所述的二极管层制造方法，在所述P型半导体的形成步骤前，所述二极管层制造方法还包含下列步骤：

将本征半导体形成于所述N型半导体相邻的位置，如此使所述本征半导体位于所述P型半导体与所述N型半导体之间。

35.如权利要求34所述的二极管层制造方法，其中所述N型半导体的形成步骤为将四价元素加入5价杂质持续第一时间及第二时间，且在所述第二时间内将所述四价元素持续掺杂所述3价杂质。

36.如权利要求34所述的二极管层制造方法，还包含下列步骤：

将所述P型半导体、所述本征半导体及所述N型半导体图案化。

37.如权利要求34所述的二极管层制造方法，其中所述本征半导体为非晶硅所制，所述N型半导体为非晶硅加入5价杂质，且所述P型半导体为非晶硅加入3价杂质。

Images