CN101740541A - 导线架 - Google Patents

导线架 Download PDF

Info

Publication number
CN101740541A
CN101740541A CN 200810202657 CN200810202657A CN101740541A CN 101740541 A CN101740541 A CN 101740541A CN 200810202657 CN200810202657 CN 200810202657 CN 200810202657 A CN200810202657 A CN 200810202657A CN 101740541 A CN101740541 A CN 101740541A
Authority
CN
China
Prior art keywords
pin
pseudo
lead frame
chip
function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200810202657
Other languages
English (en)
Inventor
吴燕毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chipmos Technologies Shanghai Ltd
Original Assignee
Chipmos Technologies Shanghai Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chipmos Technologies Shanghai Ltd filed Critical Chipmos Technologies Shanghai Ltd
Priority to CN 200810202657 priority Critical patent/CN101740541A/zh
Publication of CN101740541A publication Critical patent/CN101740541A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明揭示了一种导线架,至少包括一芯片座以及围绕该芯片座的数个功能引脚,功能引脚连接在导线架的外围结构上且与芯片座间隔,其中,至少一组相邻的功能引脚之间具有伪引脚,伪引脚的至少一个表面呈起伏状,伪引脚连接在功能引脚之间且与芯片座间隔,芯片座、功能引脚及伪引脚最终被热固型材料模封包覆。本发明的技术方案中,伪引脚能够有效地改善导线架与热固型材料的连接,同时又不影响功能引脚上原先定义的功能及可作业性。伪引脚的大部分结构在完成芯片模封后会被去除,也不会影响到芯片的原始结构设计。

Description

导线架
技术领域
本发明涉及半导体技术,更具体地说,涉及芯片的封装技术。
背景技术
在芯片的封装过程中,芯片将被固定到一个导线架上。参考图5所示,导线架包括用于承载芯片的芯片座502以及一些列围绕芯片座502的功能引脚504。在芯片被封装后,芯片506上的焊垫508与导线架上的功能引脚504相连,从而实现预定的功能。芯片上的焊垫与功能引脚的连接可靠性直接影响到整个电子器件的最终性能。
在封装(Package)体积很小或者芯片体积很大的情况下,导线架的内引脚会比较短,比较短的功能引脚与芯片上焊垫连接并完成封装后比较容易出现问题,比如较短的功能引脚与热固型材料容易出现分层。分层问题导致的部分功能引脚与芯片接触不良会使得整个电子器件的部分功能失效。
发明内容
本发明的实施例旨在提供一种导线架,能够有效地解决内引脚较短时,内引脚与热固型材料的分层问题。
根据本发明的实施例,提供一种导线架,至少包括一芯片座以及围绕该芯片座的数个功能引脚,功能引脚连接在导线架的外围结构上且与芯片座间隔,其中,至少一组相邻的功能引脚之间具有伪引脚,伪引脚的至少一个表面呈起伏状,且与芯片座间隔。
在一个实施例中,伪引脚的下表面呈起伏状。
在一个实施例中,伪引脚的下表面呈台阶结构。该台阶结构是以刻蚀方式形成。
在一个实施例中,伪引脚的下表面形成凹槽结构。该凹槽结构是以刻蚀方式形成。
在一个实施例中,所有相邻的功能引脚之间都具有伪引脚。
在一个实施例中,伪引脚包括连接部,连接部与伪引脚的主体垂直,伪引脚的连接部连接到所述相邻的功能引脚之间。在完成芯片模封后,连接部以及部分伪引脚的主体被去除。
本发明的技术方案中,伪引脚能够有效地改善热固型材料和导线架上的功能引脚之间的连接,同时又不影响功能引脚上原先定义的功能及可作业性。伪引脚的大部分结构在完成芯片模封后会被去除,也不会影响到芯片的原始结构设计。
附图说明
本发明的上述和其他特征、性质和优势将在下面结合附图和实施例的描述而变得更加明显,在附图中相同的标记表示相同的特征,其中,
图1揭示了根据本发明的一实施例的导线架的结构图;
图2揭示了根据本发明的一实施例的伪引脚的侧视结构图;
图3揭示了根据本发明的另一实施例的伪引脚的侧视结构图;
图4揭示了根据本发明的一实施例的伪引脚的结构;
图5揭示了现有技术中芯片与导线架上功能引脚相连的示意图。
具体实施方式
参考图1所示,根据本发明的一实施例,提供一种导线架100,至少包括一芯片座102以及围绕该芯片座的数个功能引脚104,芯片座102用于承载一芯片(参考图5,图1中不再图示芯片),而功能引脚104用于与芯片的焊垫相连接以实现预定的功能。功能引脚104连接在导线架的外围结构101上且与芯片座102间隔。为了增加导线架100与热固型材料连接的可靠性,该导线架100在至少一组相邻的功能引脚104之间提供伪引脚106,伪引脚106的至少一个表面呈起伏状(参考图2和图3),伪引脚106连接在相邻的功能引脚104之间且同样与芯片座102间隔。
每一个伪引脚106包括主体160和连接部162,参考图4所示,在一个实施例中,该伪引脚106具有接近“T”型的外形,连接部162与主体160垂直。参考图1所示,连接部162可以与相邻的两个功能引脚104之间的间距等宽,该连接部162直接连接于两个功能引脚104之间的外围结构101上,使得伪引脚106的主体160正好位于两个功能引脚104之间。伪引脚106的主体160将用于和热固型材料相连接。在图1中,为了表示连接部162的位置,使用斜向的阴影线在外部结构上表示出连接部162的位置。
根据本发明的实施例,伪引脚106可以根据需要提供在导线架100上两个相邻的功能引脚104之间。并不一定所有相邻的功能引脚104之间都需要提供伪引脚106。如果有一些功能引脚104在某个特定的应用中不需要使用到,那么也可以相应地减少伪引脚106的数量。不过,在比较多的情况下,在导线架100上所有相邻的功能引脚104之间都提供伪引脚106。
在完成芯片模封后,连接部162以及部分伪引脚106的主体160被去除。这样,就不会使得伪引脚106影响到芯片的原始结构设计。
参考图2和图3所示,为了进一步加强伪引脚106与热固型材料的连接可靠性,伪引脚106的至少一个表面呈起伏状,起伏状比平坦的表面具有更佳的接触性能。
参考图2所示,图2可以是沿图1中的A-A’线的截面图。在一个实施例中,是伪引脚106的下表面呈起伏状,当然,可以理解的是,也可以设置使得伪引脚106的上表面呈起伏状,或者使得伪引脚106的上、下表面同样都是呈起伏状。在图2所示的实施例中,伪引脚106的下表面呈台阶结构,可以理解的是如果将台阶的边缘修改成比较平滑的曲线,就可以形成波浪状的结构。台阶结构和波浪状的结构具有同等的效果,可以根据实际需要选用。在一个实施例中,该台阶结构或者波浪状的结构是以刻蚀方式形成。
参考图3所示,图3也可以是沿图1中的A-A’线的截面图。在这一个实施例中,也是伪引脚106的下表面呈起伏状,同样,也可以设置使得伪引脚106的上表面呈起伏状,或者使得伪引脚106的上、下表面同样都是呈起伏状。在图3所示的实施例中,伪引脚106的下表面形成凹槽结构,凹槽的形状可以自由确定,比如采用半圆形、方形、锥形等等,都具有接近的效果。在图3中,是以半圆形凹槽为例进行说明。同样,凹槽结构也可以通过刻蚀方式形成。
总结而言,提供伪引脚能够有效地改善模封后热固型材料和导线架上的功能引脚之间的连接,同时又不改变功能引脚上原先定义的功能。伪引脚的大部分结构在完成芯片模封后会被去除,也不会影响到芯片的原始结构设计。
上述实施例是提供给熟悉本领域内的人员来实现或使用本发明的,熟悉本领域的人员可在不脱离本发明的发明思想的情况下,对上述实施例做出种种修改或变化,因而本发明的保护范围并不被上述实施例所限,而应该是符合权利要求书提到的创新性特征的最大范围。

Claims (9)

1.一种导线架,至少包括一芯片座以及围绕该芯片支架的数个功能引脚,所述功能引脚连接在所述导线架的外围结构上且与所述芯片座间隔,其特征在于,
至少一组相邻的功能引脚之间具有伪引脚,所述伪引脚的至少一个表面呈起伏状,且与所述芯片座间隔。
2.如权利要求1所述的导线架,其特征在于,所述伪引脚的下表面呈起伏状。
3.如权利要求2所述的导线架,其特征在于,所述伪引脚的下表面呈台阶结构。
4.如权利要求3所述的导线架,其特征在于,所述台阶结构是以刻蚀方式形成。
5.如权利要求2所述的导线架,其特征在于,所述伪引脚的下表面形成凹槽结构。
6.如权利要求5所述的导线架,其特征在于,所述凹槽结构是以刻蚀方式形成。
7.如权利要求1所述的导线架,其特征在于,所有相邻的功能引脚之间都具有伪引脚。
8.如权利要求1所述的导线架,其特征在于,所述伪引脚包括连接部,所述连接部与伪引脚的主体垂直,所述伪引脚的连接部连接到所述相邻的功能引脚之间。
9.如权利要求8所述的导线架,其特征在于,在完成芯片模封后,所述连接部以及部分伪引脚的主体被去除。
CN 200810202657 2008-11-13 2008-11-13 导线架 Pending CN101740541A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200810202657 CN101740541A (zh) 2008-11-13 2008-11-13 导线架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200810202657 CN101740541A (zh) 2008-11-13 2008-11-13 导线架

Publications (1)

Publication Number Publication Date
CN101740541A true CN101740541A (zh) 2010-06-16

Family

ID=42463755

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200810202657 Pending CN101740541A (zh) 2008-11-13 2008-11-13 导线架

Country Status (1)

Country Link
CN (1) CN101740541A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839913A (zh) * 2012-11-27 2014-06-04 英飞凌科技股份有限公司 半导体封装及其形成方法
CN104465596A (zh) * 2014-12-05 2015-03-25 苏州日月新半导体有限公司 引线框架、半导体封装体及其制造方法
EP4141925A1 (en) * 2021-07-26 2023-03-01 Infineon Technologies Austria AG Power module with semiconductor packages mounted on metal frame

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839913A (zh) * 2012-11-27 2014-06-04 英飞凌科技股份有限公司 半导体封装及其形成方法
CN103839913B (zh) * 2012-11-27 2017-04-12 英飞凌科技股份有限公司 半导体封装及其形成方法
CN104465596A (zh) * 2014-12-05 2015-03-25 苏州日月新半导体有限公司 引线框架、半导体封装体及其制造方法
EP4141925A1 (en) * 2021-07-26 2023-03-01 Infineon Technologies Austria AG Power module with semiconductor packages mounted on metal frame
US11973012B2 (en) 2021-07-26 2024-04-30 Infineon Technologies Austria Ag Power module with semiconductor packages mounted on metal frame

Similar Documents

Publication Publication Date Title
CN101859740B (zh) 先进四方扁平无引脚封装结构及其制造方法
CN109994435A (zh) 桥接器中枢拼接架构
EP3093877A3 (en) Semiconductor package and fabrication method thereof
CN106158819A (zh) 具有横向导通电路的封装基材
WO2006065378A3 (en) Flip chip and wire bond semiconductor package
CN204102862U (zh) 一种基于腔体技术多芯片叠加封装装置
JP2014220439A5 (zh)
TW200737376A (en) Chip package and fabricating method thereof
TW200515557A (en) Semiconductor package, method for manufacturing the same and lead frame for use in the same
CN106206458B (zh) 一种叠层集成电路封装结构
CN101740541A (zh) 导线架
KR101992596B1 (ko) 반도체 장치
CN203721707U (zh) 芯片封装结构
JP2005235997A (ja) プリント基板、電子回路基板及びその製造方法
CN102005438B (zh) 半导体封装件及其制造方法
CN103579208A (zh) 三维集成电路及其制作方法
CN101241894A (zh) 智能卡金属载带及其制造方法和包括该载带的封装模块
US20160379745A1 (en) Magnetic Patterned Wafer Used for Production of Magnetic-Core-Inductor Chip Bodies and Methods of Making the Same
CN203573978U (zh) 芯片封装结构
CN102738110A (zh) 一种贴片式引线框架
CN103367366A (zh) 半导体封装构件
CN206340414U (zh) 减振型变压器油箱
CN102013419A (zh) 一种微型射频模块封装用载带
CN103441107A (zh) 半导体封装件及其制造方法
CN104134634A (zh) 芯片装置、芯片卡装置和用于制造芯片装置的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20100616