CN101719477A

CN101719477A - 对准标记及缺陷检测方法

Info

Publication number: CN101719477A
Application number: CN200810166502A
Authority: CN
Inventors: 周玲君; 陈铭聪; 刘喜华; 雷舜诚; 曹博昭
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2008-10-09
Filing date: 2008-10-09
Publication date: 2010-06-02
Anticipated expiration: 2028-10-09
Also published as: CN101719477B

Abstract

本发明是披露一种对准标记及缺陷检测方法。该缺陷检测方法首先利用一第一缺陷检测系统对一晶片进行一第一缺陷检测步骤，晶片上具有至少一对准标记，第一缺陷检测步骤另包含对准该对准标记，且对准标记为第一缺陷检测步骤的参考点(reference point)。然后对晶片进行一工艺，并接着利用一第二缺陷检测系统对晶片进行一第二缺陷检测步骤，第二缺陷检测步骤另包含对准该对准标记，且对准标记为第二缺陷检测步骤的参考点。

Description

对准标记及缺陷检测方法

技术领域

本发明涉及一种对准标记，尤指一种利用离子注入工艺所形成的对准标记及利用该对准标记所进行的缺陷检测方法。

背景技术

半导体集成电路的制造中要经过很多处理步骤，例如光刻、蚀刻及沉积等。在这些步骤中，为了形成所想要的集成电路元件，会使材料重叠或自现层移除。因此各种处理程序中各层的适当对准具有其关键性。在目前的半导体工艺中大多是利用标示法来测量不同材料层间的对准精确度，标示法利用一后层上的一特定位置来与一前层上的另一特定位置相比较，例如使后层上的一对准图案重叠于前层上的另一对准图案上方，进而利用此二对准图案来量测后层与前层间的对准精确度。每一个对准图案中至少应包含一个对准标记，因此通过量测后层上的对准标记与前层上的对准标记间的距离，即可获得前层与后层之间的对准偏移量。目前常见的对准标记包括盒内(box-in-box)光学游标与条状(bar-in-bar)光学游标。

然而，随着集成电路技术的提升与需求，其要求尺寸不断地缩小，而目前已发展出多层结构的芯片。目前在对多层结构的芯片进行测量与缺陷检测时通常会采用多种类型的缺陷检测系统来进行多次的检测。举例来说，可先利用一光学缺陷检测系统来对晶片进行检测，然后再以一电子缺陷检测系统来检测晶片，之后再比对两个系统依据检测结果而分别产生的缺陷图谱(defect map)。需注意的是，目前在采用不同类型缺陷检测系统来进行检测时，由于座标轴的不同，所产生的数值时常会有偏移(offset)的问题，造成材料层与材料层之间堆叠精度(overlap sensitivity)不佳。

发明内容

因此本发明的主要目的是提供一种对准标记及利用此对准标记进行缺陷检测的方法，以改良目前在进行缺陷检测时容易产生数值偏移的情况。

本发明优选实施例所披露的缺陷检测方法主要包含有下列步骤。首先利用一第一缺陷检测系统对一晶片进行一第一缺陷检测步骤，晶片上具有至少一对准标记，第一缺陷检测步骤另包含对准该对准标记，且对准标记为第一缺陷检测步骤的参考点(reference point)。然后对晶片进行一工艺，并接着利用一第二缺陷检测系统对晶片进行一第二缺陷检测步骤，第二缺陷检测步骤另包含对准该对准标记，且对准标记为第二缺陷检测步骤的参考点。

本发明另一实施例是披露一种用于缺陷检测步骤的对准标记，主要包含有一半导体基底、一N型阱设于半导体基底中、一P型掺杂区设于N型阱中、一介电层设于该半导体基底上并覆盖N型阱与P型掺杂区以及多个导电插塞设于介电层中并连接至P型掺杂区。其中，N型阱优选为一N-型阱，而P型掺杂区则优选为一P+掺杂区。

附图说明

图1为本发明优选实施例的一对准标记的剖面示意图。

图2为本发明的一T型对准标记的俯视图。

图3为本发明的一L型对准标记的俯视图。

图4为本发明的一十字形对准标记的俯视图。

图5为本发明另一实施例的十字形对准标记的俯视图。

附图标记说明

10 材料层 12 材料层

20 重叠游标图案 22 对准标记

24 对准标记 40 对准标记

42 半导体基底 44 N-型阱

46 P+掺杂区 48 介电层

50 接触插塞 52 T型对准标记

54 L型对准标记 56 十字形对准标记

具体实施方式

请参照图1，图1为本发明优选实施例的一对准标记40的剖面示意图。如图1所示，首先提供一半导体基底42，例如一硅晶片。然后进行一离子注入工艺，将N型掺杂剂注入半导体基底42中，以形成一N-型阱(N-well)44。接着进行另一离子注入工艺，将P型掺杂剂注入所形成的N-型阱44中，以于N-型阱44中形成一深度较浅的P+掺杂区46。

然后形成一介电层48在半导体基底42上并覆盖N-型阱44与P+掺杂区46。在本实施例中，介电层48可由氧化物、碳化物或氮化物、或低介电常数材料等介电材料或其任意组合所构成。然后形成一图案化光阻层(图未示)于介电层48上，并利用此图案化光阻层当作掩模进行一蚀刻工艺，以于介电层48中形成多个接触孔(contact hole)(图未示)，并同时使各接触孔贯穿介电层48而暴露出P+掺杂区46表面。随后以溅镀或电镀的方式分别填入至少一金属材料于各接触孔中，以形成多个接触插塞(contact plug)50。在本实施例中，接触插塞50可由钛、氮化钛、钨(W)、钽、氮化钽、铝或铜等金属导体或其任意组合所构成。至此即完成本发明优选实施例的一对准标记40。另外，依据本发明的一实施例，接触插塞50以上的金属内连线部分，包括接触插塞50上的第一金属层(图未示)、第一接触孔(图未示)、第二金属层(图未示)与第二接触孔(图未示)等均可用来制作出所需的图案。举例来说，第一金属层可为对准标记的图案，而第一接触孔可为接触插塞50的阵列，此皆属本发明所涵盖的范围。

需注意的是，本发明的对准标记40与一般半导体晶体管的工艺相匹配。举例来说，可在制作PMOS晶体管的N-型阱的时后同时在半导体基底42中形成对准标记40的N-型阱44，然后在制作PMOS晶体管的源极/漏极区域的时候同时在半导体基底42中形成对准标记40的P+掺杂区。接着于制作MOS晶体管的栅极结构的时候蚀刻并去除对准标记区域的部分多晶硅层，然后再覆盖MOS晶体管的层间介电层(inter-layer dielectric layer)的同时在N-型阱44与P+掺杂区46上沉积一介电层48。随后于制作MOS晶体管区域的导线(contact)时一同形成对准标记区域的接触插塞50，且接触插塞50会直接与P+掺杂区46电性连接，而形成一个上下导通的结构。另外，本发明的对准标记40优选是制作在晶片的切割道上，但不局限于这个位置，本发明又可依据工艺需求任意调整对准标记40所形成的位置，例如，形成于芯片中的角落部位，此皆属本发明所涵盖的范围。

另外，在本实施例中，对准标记40的整体形状会取决于PN接面的相对位置。举例来说，本发明在制作N-型阱44及P+掺杂区46时，可控制离子注入工艺的注入区域，并同时调整N型与P型掺杂剂所注入的相对位置与掺杂面积，使PN接面呈现出不同的形状。请参照图2至图5，图2至图5为本发明依据不同工艺需求所完成对准标记40的俯视图。如图2至图5所示，本发明在进行PN接面的离子注入工艺时可依据相关的晶体管的离子阱工艺与源极/漏极工艺来变更光掩模布局以调整N型与P型掺杂剂的注入位置，使对准标记40呈现出满足至少两轴向的特征图案，例如沿X轴与Y轴的两长条图案，或直接形成具有直角(right angle)的形状，例如一T型对准标记52(如图2所示)、一L型对准标记54(如图3所示)或一十字形对准标记56(如图4所示)。此外，对准标记可同时显示出包围接触插塞50阵列的型态，如图5所示的十字形对准标记56。

在制作完成对准标记40后，可分别利用一电子缺陷检测系统以及一光学检测系统对对准标记40检测半导体的相同工艺层次或不同工艺层次。其中，电子缺陷检测系统可包含一电子束缺陷检测仪器(e-beam inspectionapparatus，EBI)，而光学检测系统则包含一由KLA-Tencor公司所提供的光学检测仪器。

在本实施例中采用电子束来进行缺陷检测时，对准标记40的确认是靠检测机台通过接触插塞50与介电层48之间的明暗对比来定义对准标记40的所在位置。由于本发明的对准标记40是在半导体基底42中刻意形成一由N-型阱44与P+掺杂区46所构成的PN接面，因此在利用电子束进行检测时，所检测过的区域会因PN接面之间的电压反差(voltage contrast)而呈现一发亮状态(bright state)，使缺陷检测仪器在进行检测时更容易辨识对准标记40的所在位置。

此外，本发明更可依据上述形成的对准标记来进行一缺陷检测方法。举例来说，可先提供一晶片，然后以上述工艺于晶片的切割道上形成对准标记，接着利用一光学缺陷检测系统来对晶片进行一第一缺陷检测步骤，例如采用一由KLA-Tencor公司所制作的光学检测仪器来对此对准标记进行一对准步骤(alignment process)，并依据对准的结果形成一参考点(reference point)，然后再依据此参考点的座标值(coordinates)来产生一第一缺陷图谱(defectmap)。

接着在第一缺陷检测步骤完成后，再对晶片进行所需的半导体工艺，且进行的工艺可包括由蚀刻工艺、光刻工艺、化学机械抛光工艺、注入工艺、清洗工艺或材料形成工艺等所组成的组。然后利用一电子缺陷检测系统对晶片进行一第二缺陷检测步骤，例如采用一电子束缺陷检测仪器来对对准标记进行另一对准步骤，并依据对准的结果形成另一参考点。随后依据参考点的座标值产生一第二缺陷图谱，并比对第一缺陷检测步骤所产生的第一缺陷图谱与第二缺陷检测步骤所产生的第二缺陷图谱，找出相对应的缺陷并予以分析。

换句话说，本发明的第一缺陷检测步骤及第二缺陷检测步骤即是利用至少两种不同类型的缺陷检测仪器来对对准标记进行对准，而且两个缺陷检测步骤在进行对准时都会采用相同的对准标记而具有相同的参考点，因此可大幅降低相同缺陷在不同材料层之间座标的偏移。根据本发明的优选实施例，以此检测方式进行缺陷检测后可将材料层之间的堆叠精度大幅提升至约略1微米。

另需注意的是，上述缺陷检测方法是先以光学缺陷检测系统对晶片中的对准标记进行对准而形成一参考点，然后再以电子缺陷检测系统对同一个对准标记进行检测，但不局限于这个顺序，本发明又可先以电子缺陷检测系统来进行第一次的缺陷检测步骤，然后再用光学缺陷检测系统来进行第二缺陷检测步骤，此皆属本发明所涵盖的范围。

综上所述，本发明主要是在一半导体基底中以离子注入形成N-型阱与P+掺杂区，然后在各掺杂区上形成介电层与贯穿介电层的导电插塞，使导电插塞直接接触P+掺杂区而形成一上、下导通的对准标记。由于对准标记的形状会取决于PN接面所形成的相对位置，因此本发明在制作N-型阱及P+掺杂区时可同时调整N型与P型掺杂剂注入的相对位置与掺杂面积，使对准标记呈现出不同的形状。

此外，本发明又可依据上述的对准标记来进行一缺陷检测步骤。依据本发明另一实施例，本发明又可先利用一缺陷检测系统来对准晶片中的对准标记并使对准的结果形成一参考点，然后利用另一缺陷检测系统来对准同一个对准标记，并形成另一参考点。由于两个缺陷检测步骤均是以同一个对准标记来形成参考点，因此可大幅降低相同缺陷在不同材料层之间座标的偏移。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种缺陷检测的方法，包含：

利用一第一缺陷检测系统对一晶片进行一第一缺陷检测步骤，其中该晶片上具有至少一对准标记，且该第一缺陷检测步骤另包含对准该对准标记，并以该对准标记作为该第一缺陷检测步骤的参考点；

对该晶片进行至少一工艺；以及

利用一第二缺陷检测系统对该晶片进行一第二缺陷检测步骤，该第二缺陷检测步骤另包含对准该对准标记，且该对准标记为该第二缺陷检测步骤的参考点。

2.如权利要求1所述的方法，其中该第一缺陷检测步骤为一光学检测步骤，且该第二检测步骤为一电子检测步骤。

3.如权利要求1所述的方法，其中该工艺选自由蚀刻工艺、光刻工艺、化学机械抛光工艺、注入工艺、清洗工艺与材料形成工艺等所组成的组。

4.如权利要求1所述的方法，其中该对准标记具有至少一直角。

5.如权利要求1所述的方法，其中该对准标记为一T型对准标记。

6.如权利要求1所述的方法，其中该对准标记为一L型对准标记。

7.如权利要求1所述的方法，其中该对准标记为一十字形对准标记。

8.如权利要求1所述的方法，其中该第一缺陷检测步骤包含取得一第一缺陷图谱。

9.如权利要求8所述的方法，该第二缺陷检测步骤包含取得一第二缺陷图谱。

10.如权利要求9所述的方法，另包含比对该第一缺陷图谱与该第二缺陷图谱。

11.一种用于缺陷检测步骤的对准标记，包含有：

一半导体基底；

一第一型阱设于该半导体基底中；

一第二型掺杂区设于该第一型阱中；

一介电层设于该半导体基底上并覆盖该第一型阱与该第二型掺杂区；以及

多个导电插塞设于该介电层中并连接至该第二型掺杂区。

12.如权利要求11所述的对准标记，其中该第一型阱为一N-型阱。

13.如权利要求11所述的对准标记，其中该第二型掺杂区为一P+掺杂区。

14.如权利要求11所述的对准标记，其中该介电层包含氧化物、碳化物、氮化物或低介电常数材料，或上述者的任意组合。

15.如权利要求11所述的对准标记，其中该导电插塞包含钛、氮化钛、钨、钽、氮化钽、铝或铜，或上述者的任意组合。

16.如权利要求11所述的对准标记，其中该对准标记具有至少一直角。

17.如权利要求11所述的对准标记，其中该对准标记为一T型对准标记。

18.如权利要求11所述的对准标记，其中该对准标记为一L型对准标记。

19.如权利要求11所述的对准标记，其中该对准标记为一十字形对准标记。