CN101718558A - 基于可复用ip核的激光陀螺捷联惯导系统输出转换装置 - Google Patents

Abstract

一种基于可复用IP核的激光陀螺捷联惯导系统输出转换装置。激光陀螺输出的导航信息输入由输出转换模块和FIR IP核滤波模块组成的一片经过电源电路进行供电和配置电路对其进行配置FPGA中，最后从FPGA出来的信息输入导航解算模块进行解算，本发明的装置大大简化了系统装置的复杂度并且提高了系统配置的灵活性。

Description

基于可复用IP核的激光陀螺捷联惯导系统输出转换装置

(一)技术领域

本发明涉及一种基于可复用IP核的激光陀螺捷联惯导系统输出转换装置。

(二)背景技术

随着高新技术的不断发展，尤其是光电惯性技术和数字计算机技术的飞速发展，陀螺仪和加速度计的性能不断得到提高，捷联惯性导航系统也得到了广泛地应用与研究。其中，由于激光陀螺具有众多优良特性，激光陀螺捷联惯导系统具有适合高动态环境、成本低、可靠性好、性能价格比高等特点，在军用、民用方面被广泛应用，是惯导系统发展的主流方向。

捷联惯导系统一般可分为惯性仪表组件，仪表电子线路和姿态导航解算计算机等部分。其中，惯性仪表组件指测量角运动的陀螺仪和测量线运动的加速度计，这些元件通常正交地安装在一个刚性构件上，这个刚性构件能够直接或通过减振基座安装在载体上，使得仪表可以直接测量角速率和比力在三个相互正交轴上的分量，为完成捷联计算任务提供所必需的信息。仪表电子线路指惯性敏感器工作所需的专用电路，通常包括仪表电源，温度测量电路，数据采集电路以及相关的数据总线。

激光陀螺对惯性转动的敏感信息，包含于环形激光器内沿相反方向运行的行波模对的频差之中。通过光学的方法，可以获得两列频率差，相位差为π/2的正弦(或余弦)电信号。这两列电信号包含了输入到激光陀螺中的全部转动信息。其中，频差包含了待测转速和偏频转速引起的频差，以及零位漂移，相位差则包含了陀螺所感测到的总转动速度的方向。激光陀螺输出的两列电信号通过低噪声放大器放大，并进行过零比较，整形成为两路方波信号，送至数据采集电路进行处理。

输出转换装置是激光陀螺捷联惯导系统中非常重要的组成部分，它主要用于采集激光陀螺和加速度计的输出，对其进行必要的处理和转换，然后根据系统的要求，以特定的频率送出，供导航计算机解算所用。

对于二频机抖激光陀螺，由于机械抖动的存在，必须对激光陀螺输出的原始数据中抖动引起的高频振动进行补偿，通常采用的方法是整周期计数或数字滤波，为了消除动态闭锁误差，机抖陀螺中一般都采用注入随机抖动幅度的方法，在加入随机抖动幅度后，整周期采样不能对抖动幅度这个随机量进行消除。本发明采用构造FIR数字滤波IP核的方法来去抖，数字滤波方法的优点是完全采用数字信号处理方法实现，定时采样的实现非常方便，对陀螺输出的滤波设计，也可以有效消除机抖陀螺随机抖动及其他因素引起的高频测量噪声，而且在FPGA内部通过FIR数字滤波IP核来实现数字滤波，通过这种方法，既可减小资源利用率，同时也可提高代码的可读性及可维护性。最后进行系统优化，使设计占用芯片的物理面积更小、工作频率更快。

(三)发明内容

本发明目的为提供一种可简化系统装置的复杂度，配置的灵活性的一种基于可复用IP核的激光陀螺捷联系统的输出转换装置。

本发明提供的技术方案为：

激光陀螺输出的导航信息输入由输出转换模块和FIR IP核滤波模块组成的一片经过电源电路进行供电和配置电路对其进行配置FPGA中，最后从FPGA出来的信息输入导航解算模块进行解算。

本发明技术方案还应包括：

所述的输出转换模块的特征为：激光陀螺捷联惯导系统的输出信号共有12路，分别是6路陀螺信号，6路加速度计信号。X、Y、Z三个陀螺和加速度计各对应两路信号，且本系统的每个惯性器件的两路信号已与25针的并口一一对应，因此直接将12路输出信号与FPGA的通用引脚相连即可，余下的13个引脚直接接地；激光陀螺和加速度计输出的信号都是数字脉冲量，所以可以采用恰当的方法，对两路方波信号进行判向和计数，从而解调出待测转速其转动方向。对激光陀螺的输出信号进行检测，由检测结果可知，每个陀螺的输出信号除频率外大致相同，对信号的分析可知系统内部已经完成了鉴相，只需对每个陀螺的两路信号相减就可以了。可逆计数模块的主要任务就是对相应的两路陀螺输出信号进行可逆计数，包括两大部分，即定时计数器和减法器。

所述的FIR数字滤波IP核的特征为：激光陀螺的数字滤波方法建立在数字信号处理的基础上，先对陀螺输出脉冲进行可逆计数，然后对计数结果进行高速的采样和数字滤波，就可以得到测量结果。机械抖动激光陀螺的抖动频率在300-400Hz之间，所以在满足采样定理的条件下采样频率可以选为1KHz，1KHz的定时采样信号在FPGA内通过使能时钟信号得到。在FPGA中实现陀螺输出信号的可逆计数，然后以1KHz对可逆计数器进行采样，可逆计数是由计数器和减法器来完成的，并在FPGA中调用IP核来构造FIR数字低通滤波器，滤波器截止频率是根据激光陀螺的抖动频率设定，以滤除陀螺输出信号在抖动频率附近的随机信号。此时得到的滤波结果是1KHz的采样数据，根据导航系统的要求，再进行降采样，即可得到激光陀螺的输出数据。

本发明有益效果为：

本发明的输出装置完全由一片FPGA芯片辅以少量外围电路来实现，简化了系统装置的复杂度，在FPGA的设计中达到了实时而连续计数的效果，滤除了高频噪声。选用可任意编程的FPGA来实现系统的输出转换，设计可以复用的FIR数字滤波IP核，为系统的升级提供方便，同时提高了系统的简易性和配置的灵活性，缩短了开发周期与开发成本。

(四)附图说明

图1.输出转换装置的整体结构；

图2.输出转换装置的FPGA供电电源电路；

图3.输出转换装置的FPGA配置电路；

图4.使能电路的仿真；

图5.激光陀螺可逆计数模块RTL电路图；

图6.FIR抽头系数；

图7.生成的FIR滤波模块RTL电路图；

图8.FIR模块时序仿真图；

图9.FIR滤波器的仿真测试电路；

图10.输入验证波形；

图11.滤波后的图形；

图12.加速度计的采集流程。

(五)具体实施方式

本发明是基于可复用IP核的激光陀螺捷联惯导系统的输出转换装置，通过这种方法进行激光陀螺输出信号的采集，整个输出转换装置是由一片FPGA来完成，在本发明中利用可以复用的IP核实现滤波器是整个输出转换装置的关键，设计了硬件电路，最后进行了具体的实验仿真，并对实验数据进行分析。整个激光陀螺的输出转换装置包括可逆计数和数字滤波两部分，激光陀螺输出的两束信号经过可逆计数单元进行可逆计数后，送寄存器存储，然后以1KHz采样，送至已经构造好的FIR数字滤波IP核，成功滤波后再进行降采样，使其采样频率满足导航解算的要求，输出转换装置的整体结构见图1。下面将结合附图对各模块单元进行详细说明。

1.FPGA模块硬件电路

(1)FPGA电源电路

本发明选用的Cyclone系列的FPGA允许内核和I/O单独供电，VCCINT引脚供给器件内核供电电压为1.5V，VCCIO引脚供电给器件的I/O块，供电电压为3.3V。当FPGA运行时，内核动态功率占总功率的67％，内核静态功率占22％，I/O占11％，根据实际测量结果显示，内核上消耗的电流不超过370mA，这样电源系统1.5V能够提供600mA即可。FPGA每个I/O的输出电流不大于25mA，每10个I/O的总输出电流不大于320mA，为了保证可靠性并留下余量，电源系统3.3V能够提供的电流应大于600mA。设计中选用TI公司专为DSP、FPGA供电的LDO型电源芯片TPS75733和TPS75715芯片辅以相应的电容电阻和滤波小磁珠L2、L3和L5，产生系统所需的3.3V和1.5V电压，具体连接见图2。

(2)FPGA配置电路

在本发明中，对FPGA进行了两种配置方式，AS(主动串行模式)配置和JTAG(边界扫描模式)，通过跳线来选择配置方式。本发明采用的是EPCS16配置芯片，容量为16M位，所以配置时不需要对数据进行压缩，配置电路如图3。因为EPCS16容量比较大，串行配置芯片中既存放硬件配置文件，又充当片外FLASH存放应用程序。Altera EPCS配置器件通过FPGA上特定的管脚连接到FPGA，而不是通过通用的I/O引脚连接。

通过设置FPGA芯片的MSEL0和MSEL1两个引脚的高低电平来选择上面两种配置方式，这两个引脚同时接到低电平(置0)。串行配置接口的4针接口为：串行输入时钟(DCLK)、串行数据输出(DATA)、AS数据输入(ASDI)以及低电平有效的片选(nCONFIG)。这4个管脚分别于FPGA的DCLK、DATAO、ASDO以及nCONFIG管脚相连，这4个管脚都设有弱上拉，以确保悬空时状态的稳定，在FPGA的nCONFIG引脚接上LED灯D1，待配置成功之后，D1会自动亮起。

2.输出转换模块

输出转换模块的设计就是采用恰当的方法，对两路方波信号进行判向和计数，从而解调出待测转速其转动方向。对激光陀螺的输出信号进行检测，由检测结果可知，每个陀螺的输出信号除频率外大致相同，对信号的分析可知系统内部已经完成了鉴相，只需对每个陀螺的两路信号相减就可以了。可逆计数模块的主要任务就是对相应的两路陀螺输出信号进行可逆计数，包括两大部分，即定时计数器和减法器。

本发明采用自顶向下的设计方法，设计每一个功能模块。计数器模块，由于本采集程序涉及到两个时钟：分别是采样频率的1KHz时钟和导航解算要求的77Hz，本采集系统的外加时钟频率是50MHz。采用时钟使能的方法来产生低频时钟信号，可逆计数的时钟频率设为1KHz，首先设计一个时钟使能环节，产生一个1K频率的信号，然后具体应用此频率时钟时，只使用其高电平作为50MHz全局时钟的使能信号，这样就既达到了分频效果，又避免了多时钟域的产生。时序仿真见图4。

设计完使能电路就可以设计带使能端的计数器了，其使能端是通过时钟使能的方法而产生的，采用Verilog语言编写计数器模块，功能是产生计数器的清零信号，对陀螺的输出脉冲进行连续计数。在完成1/1K秒的计数后，将计数结果存储后转送减法器，选用寄存器来存储数据(寄存器由多位的D触发器组成)。由于惯性测量组件模/数转换电路是正、负两个通道形式输出(分别对应正向、反向的速度增量或角度增量)。所以对应的正、负通道输出数值需要进行合成运算，然后再乘上各自的标度因数，才能得到导航计算机所需要的数据。因此，需要进行减法器的设计。采用Verilog语言编写减法器模块，以完成两个16位二进制书的减法运算。

数据从减法器出来后继续送寄存器存储，至此可逆计数模块就全部实现了，整个可逆计数模块中共有6个可逆计数模块即三个陀螺和三个加速度计，见图5。可以由固定的一个计数器的值减去另一个计数器的值，结果可正可负，由数据的符号来判别陀螺的旋转方向。

3.FIR滤波模块的IP核实现

利用可以复用的IP核来实现FIR数字滤波是本系统设计的关键和重点部分，只有恰当滤波，才能使激光陀螺的输出信号准确，同时还可以抑制一些随机噪声的干扰。本次设计采用调用IP核来实现FIR低通滤波。

步骤1，提供所设计滤波器的相关参数。本次发明使用的是等波纹设计法，在Quartus II的FIR Compiler V7.0中没有提供此设计方法，所以使用Matlab7.0来生成相关的滤波抽头系数。用Matlab来设计滤波器的抽头系数，采用Matlab的滤波器设计与分析工具箱FDATOOL(Filter Design&Analysis Tool)可以很方便地设计出符合上述要求的滤波器。

FIR实现方式选择(Equiripple)，实现阶数是28阶，得到的滤波器的系数。数字低通滤波器采用FIR中的等波纹逼近法进行设计，设计指标是：采样频率为1KHz，通带下限截止频率为100Hz，阻带上限截止频率为300Hz，且通带内波纹小于0.0001dB，阻带内幅度衰减大于90dB。

将此滤波器的抽头系数量化成小数位为15位的16位有符号二进制数，量化后的滤波器保存为FIR.fda文件，滤波器抽头系数保存为FIR.txt文件。其中FIR.txt在IP Core中以供调用。必须注意的在FIR.txt文件中滤波器抽头系数要以分隔符将每一个系数分开，同时在最后的一个系数后面不能出现回车键。这个步骤是很重要的，否则FIR Compiler会将这个回车键当成一个系数值，从而会导致系数错误，给我们设计带来影响。导入的系数后，可以看到coefficients generator dialog图形生成了图6。

在Quartus II生成FIR滤波器的IP核过程中一些重要参数的选择时候要引起注意。由于本次设计使用的FPGA是Cyclone系列的EP1C12Q240C8N，因为这个Cyclone系列中是没有M512和MRAM存储单元的，所以我在Data Storage和Coefficient Storage两项中选择Auto项使得所用的FPGA的资源最为合理。

步骤2，建立仿真，可以生成：VHDL/Verilog模块、Matlab环境下仿真模块，根据要求分别选择Verilog和Matlab模块。

步骤3，在选择OK后，所定义的IP核就开始自动工作，生成相应的FIR滤波器模块。在完成IP cores的生成后，Quartus II会出现提示是否加入当前工程，此时选择同意，将生成FIR模块加入当前工程中。

对FIR模块进行编译，可知一共使用了2950个logic cells，大约占24％，对于X、Y、Z三个方向的陀螺信号，要占用大约72％，完全满足所选cyclone芯片的资源要求。编译通过后生成的RTL电路，见图7。

完成设计工作，首先要做的进行模块的时序仿真。Quartus II的时序仿真图8中，可以清楚的看到，在ast_source_val出现高电平之后，ast_source_data才出现滤波有效数据，可以看出时序是正确的。

在功能仿真验证中，使用Altera公司提供的DSP Builder。DSP Builder提供了一个FIR Core的应用环境和仿真验证环境，建立如图9的测试电路。其中，sine wave和sinewavel是两个输入信号。

为了验证FIR的正确性，在Matlab中调用simulink。假设输入的两种信号分别是SineWare和Sine Warel频率分部是1rad/sec和1000rad/sec，他们的波形从Scope功能中显示，如图10。

输入的两个信号，经过Add过程就成了模拟含有高频噪声的陀螺信号。根据需要，取16位，让此信号进入设计好的FIR低通滤波器，将FIR低通滤波器的其他引脚按要求进行取值，然后仿真，得到图11的结果，在Scopel的显示中，可以定性的看出高频噪声滤除了。

4.石英挠性加速度计信号采集的方法和设计

石英挠性加速度计自身能提供较高的测量精度，但必须转换为数字信号才能为导航系统所用，激光陀螺捷联惯导系统已经通过I/F转换，将加速度计输出的电流转换为脉冲/频率信号，对脉冲信号进行高精度的频率计数，便可得到加速度计的测量信号。

加速度计的采集流程见图12。可见只需对其加速度计信号进行可逆计数就可以完成相应的采集，与陀螺的方法一致，需要注意的是要求加速度信号与陀螺信号必须是同步的。

通过对激光陀螺捷联惯导系统输出信号的分析，本发明的基于可复用IP核的激光陀螺捷联惯导系统的输出转换装置，能够实时而准确的采集激光陀螺的信息。而且本发明装置完全由一片FPGA芯片来实现，辅以少量外围电路，大大简化了系统装置的复杂度，在FPGA的设计中达到了实时而连续计数的效果，选用可任意编程的FPGA来实现输出转换，设计可以复用的IP核，为系统的升级提供方便，同时提高了系统的简易性和配置的灵活性，缩短了开发周期与开发成本。

Claims (4)

1.一种基于可复用IP核的激光陀螺捷联惯导系统输出转换装置，其特征是：激光陀螺输出的导航信息输入由输出转换模块和FIR IP核滤波模块组成的一片经过电源电路进行供电和配置电路对其进行配置的FPGA中，最后从FPGA出来的信息输入导航解算模块进行解算。

2.根据权利要求1所述的基于可复用IP核的激光陀螺捷联惯导系统输出转换装置，其特征是：所述的输出转换模块是两束信号经过可逆计数单元进行可逆计数后，送寄存器存储，然后进行采样。

3.根据权利要求2所述的基于可复用IP核的激光陀螺捷联惯导系统输出转换装置，其特征是：所述的可逆计数是是由计数器和减法器来完成的。

4.根据权利要求1、2或3所述的基于可复用IP核的激光陀螺捷联惯导系统输出转换装置，其特征是：所述的FIR IP核滤波模块是FPGA中调用IP核来构造FIR数字低通滤波器，滤波器截止频率是根据激光陀螺的抖动频率设定，然后对信息进行降采样处理。

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