CN102128624B - 一种高动态捷联惯性导航并行计算装置 - Google Patents

Abstract

本发明公开了一种高动态捷联惯性导航的并行计算装置，由FPGA芯片、电源电路、配置电路、信号采集电路和信号输出电路组成，FPGA芯片集成了数据采集模块、初始对准模块、并行导航解算模块、通信模块；光纤陀螺、石英挠性加速度计及GPS接收机的输出信号经信号采集电路输入到FPGA芯片的数据采集模块，对信号预处理并发送至初始对准模块和并行导航解算模块，初始对准模块将计算得到的导航参数初始值发送至并行导航解算模块并在并行导航解算模块内对导航参数进行更新计算，解算后将导航信息送至通信模块，经信号输出电路将信号发送至其他设备。本发明装置大大加快了SINS导航解算算法的计算速率，提高了SINS的导航精度。

Description

一种高动态捷联惯性导航并行计算装置

技术领域

本发明涉及捷联惯性导航领域，具体地说是一种适用于高动态环境下的基于单FPGA的光纤陀螺捷联惯性导航并行计算装置。 

背景技术

近年来以FPGA为代表的可编程逻辑器件技术取得了快速发展，Xilinx公司最新推出的FPGA器件不仅集成有丰富的可配置逻辑块资源，还包含大量的面向计算密集应用的DSP48(E)单元，其中DSP48(E)核可用于实现高效的浮点数运算，而丰富的逻辑块资源可用于实现大规模的并行运算。由此可见，在硬件上，FPGA在并行计算领域具有很大优势。 

在高动态环境下，捷联惯性导航系统(Strapdown Inertial Navigation System，SINS)需采用快速且高精度的导航解算算法以保证系统精度，而高精度的导航解算算法复杂且包含大量的矩阵及向量间的乘法运算。目前，在SINS中导航解算普遍采用DSP作为主处理芯片，在DSP芯片中导航解算是按照速度更新、位置更新、姿态更新的流程顺序进行的，并且运算指令是串行执行的。DSP的这种串行计算特性使其较难提高导航解算的计算速率，因此在高动态环境下难以保证系统的实时性。 

可编程逻辑器件技术的引入则为克服SINS导航解算串行计算的性能限制、满足SINS高性能需求提供了很好的解决方案。应用FPGA的并行计算特性，将导航解算过程进行并行化处理，并使导航解算算法按多个流程同时进行，可大大加快SINS导航解算的计算速率，对SINS导航精度的提高具有重大价值。 

发明内容

为了解决高动态环境下SINS导航解算的实时性问题，并进一步提高其导航精度，本发明提供一种用于捷联惯性导航的并行计算装置，该并行计算装置基于单个FPGA设计而成，大大加快了SINS导航解算算法的计算速率，提高了SINS的导航精度。 

本发明解决其技术问题所采用的技术方案是： 

一种高动态捷联惯性导航(High dynamic SINS，简称HD-SINS)并行计算装置，由FPGA芯片、电源电路、配置电路、信号采集电路和信号输出电路组成，所述的FPGA芯片集成了数据采集模块、初始对准模块、并行导航解算模块、通信模块； 

所述的配置电路当FPGA芯片上电后，自动将片外非易失性存储器中的配置比特流读入FPGA的静态内存SRAM中，实现内部结构映射； 

所述的信号采集电路采集来自光纤陀螺、石英挠性加速度计及GPS接收机的输出信号并输入到FPGA芯片的数据采集模块； 

所述的数据采集模块将对信号预处理并发送至初始对准模块与并行导航解算模块，初始对准模块将计算得到的导航参数初始值发送至并行导航解算模块并在并行导航解算模块内对导航参数进行更新计算，解算后将导航信息送至通信模块，最后由通信模块经信号输出电路将信号发送至其他设备。 

本发明采用Xilinx公司型号为XC5VSX95T的Virtex5系列FPGA，其Slice容量为14720个，并带有640个DSP48E内核。利用其丰富的Slice及DSP内核资源在XC5VSX95T内部集成了数据采集模块、初始对准模块、并行导航解算模块、通信模块。其中，数据采集模块包含陀螺仪数据接收、AD控制、GPS数据接收和数据缓冲4个子模块。前3个子模块实现并行采样，其中，陀螺数据接收模块负责读取光纤陀螺输出的串行数字信号，并将信号发送至数据缓冲模块，获取采样周期内的角增量信息；AD控制模块负责石英挠性加速度计输出电流信号的模数转换及结果读取，并将信号发送至数据缓冲模块，获取采样周期内的速度增量信息；GPS接收模块负责接收GPS接收机RS232接口输出的串行数据，并将信号发送至数据缓冲模块，获得SINS的位置信息。然后数据缓冲模块将信息发送至初始对准模块及并行导航解算模块，初始对准模块利用此信息对SINS进行粗对准和精对准，将所得的导航参数初始值发送至并行导航解算模块并启动模块运行。 

所述的FPGA芯片内的并行导航解算模块基于游动方位坐标系统的单一更新速率的高精度SINS导航解算算法设计。普通场合应用的多速率 算法一般在多个传感器采样周期后对系统姿态和速度更新一次，计算公式简化且解算流程按照速度更新、位置更新、姿态更新的顺序串行执行，该单一更新速率算法对多速率SINS导航解算算法作出改进，使用精确形式的计算式并提高计算速率，每一采样周期内对SINS的姿态、速度和位置更新计算一次，并且该并行导航解算模块对单一更新速率的SINS导航解算算法在算法级和功能级进行了并行化处理。 

所述的并行导航解算模块包含高频运动效应补偿模块、姿态计算模块、速度计算模块、位置计算模块和地球参数计算模块共5个子模块。高频运动效应补偿模块负责接收当前采样周期内的角增量信号和速度增量信号，在初始对准模块的启动信号发出后，开始对角增量和速度增量信号进行快速迭代运算，其中包括圆锥效应补偿计算、速度旋转效应补偿计算、划桨效应补偿计算、位置旋转效应补偿计算和涡卷效应补偿计算，各部分计算并行执行。当计算结束时通过准备好(ready)信号同时启动姿态计算、速度计算、位置计算和地球参数计算4个模块，使其同时并行运行，实现了姿态、速度和位置信息的并行更新计算。此4个模块间亦相互引用数据，其引用对方参数值均为对方前一采样周期结束时的计算值，而当前计算得到的是当前采样周期内的导航参数。在任一采样周期内，导航解算结束时并行导航解算模块将计算所得姿态、速度和位置数据发送至通信模块。 

所述的通信模块由串口通信模块、1553B通信模块、SPI通信模块构成。其中，串口通信模块可采用RS232、RS422或RS485串行通信IP核，经电平转换电路将信号发送至其他串口设备；1553B通信模块采用MIL-STD-1553B总线控制IP核，经模拟收发器及耦合电路将信号发送至1553B总线上的其他总线设备；SPI通信模块采用Xilinx开发套件自带SPI接口IP核，通过SPI接线方式与大容量的SD(Secure Digital Memory Card)卡直接相连，负责将实时导航信息储存在SD卡。 

本发明的高动态捷联惯性导航并行计算装置工作时，电源模块为FPGA芯片和配置电路提供电源，光纤陀螺输出信号直接输入到FPGA的陀螺仪数据接收模块；石英挠性加速度计输出信号经过采样及AD转换后输入到FPGA的AD控制模块；GPS接收机串口输出的信号经过电平转换后输入到FPGA的GPS数据接收模块。数据采集模块的数据缓冲子模块 对并行输入的传感器信号预处理并送至初始对准模块与并行导航解算模块，初始对准结束后将导航参数的初始值发送至并行导航解算模块，并行导航解算模块对SINS导航解算算法进行了并行化处理，在并行导航解算模块内对传感器增量信号进行并行的迭代计算，每采样周期内更新计算一次，解算得到的导航信息分别发送至通信模块的串口通信模块、1553B通信模块和SPI通信模块。其中，串口通信模块经电平转换电路将信号发送至其他串口设备；1553B通信模块经模拟收发器及耦合电路将信号传输到1553B总线的其他总线设备；SPI通信模块负责将实时导航信息储存在大容量的SD卡。 

本发明将导航计算机各功能模块集成于单片FPGA内，并在FPGA内将单一更新速率高精度SINS导航解算算法进行了并行化处理，其优点在于大大加快了导航解算的计算速率，提高了高动态环境下SINS的导航精度，并且增强了导航系统的灵活性，降低了成本，具有很高的应用价值。 

附图说明

图1是本发明的总原理图。 

图2是本发明的电源电路原理图。 

图3是本发明的配置电路原理图。 

图4是本发明的信号采集原理图。 

图5是本发明的并行导航解算原理图。 

图6是本发明的高频运动效应补偿模块并行计算原理图。 

图7是本发明的并行导航解算运行时序示意图。 

图8是本发明的信号输出原理图。 

具体实施方式

本发明的捷联惯性导航并行计算装置总原理图如图1所示，该并行计算装置由FPGA芯片、电源电路、配置电路、信号采集电路和信号输出电路组成，其中FPGA芯片采用Xilinx公司型号为XC5VSX95T的Virtex5系列FPGA。该并行计算装置工作的总流程为：电源电路为FPGA芯片和配置电路提供工作电源，配置电路采用主串行模式，当FPGA上电后，配 置电路自动将片外非易失性存储器Platform Flash PROM中的配置比特流读入静态内存SRAM中，实现内部结构映射。光纤陀螺、石英挠性加速度计和GPS接收机通过图示信号采集电路将传感器信号并行发送至FPGA，FPGA通过内部的数据采集模块读取信号。在FPGA内部，数据采集模块对传感器信号预处理得到SINS的位置信息和传感器增量信息，并分别发送至初始对准模块和并行导航解算模块。首先由初始对准模块对SINS进行粗对准和精对准，并将导航参数初始值发送至并行导航解算模块，然后并行导航解算模块开始对数据采集模块发送过来的增量信息进行并行导航解算。解算结束得到SINS的姿态、速度和位置信息，并将其发送至通信模块，然后经图示信号输出电路发送至其他设备或储存在SD卡。 

本发明所述的电源电路原理图如图2所示，电源电路输入端为5V直流电源VCC5V，输出端为VCCINT、VCCO、VCCAUX、VCC3.3和VCC1.8。VCC5V直接接入模块X1的VI与TRACK输入端，并通过去耦电容C1与C2接地，模块X1采用TI公司型号为PTV05010W的非隔离DC-DC转换器，模块X1的INHIBIT使能端通过上拉电阻R1与VCC5V相连，ADJUST端口通过电阻R2与接地端GND和GND2相连并接地，电压输出端VO与VO2通过去耦电容C3和C4接地，产生XC5VSX95T所需要的1.0V核心电压VCCINT；VCC5V直接接入模块X2的VIN输入端，并通过去耦电容C5接地，模块X2采用TI公司型号为PTH05000WAD的非隔离DC-DC转换器，模块X2的INHIBIT使能端通过上拉电阻R3与VCC5V相连，VO_ADJ端口通过电阻R4接地，电压输出端VOUT通过去耦电容C6和C7接地，产生XC5VSX95T所需要的2.5V的I/O电压VCCO；VCC5V直接接入芯片X3的VIN输入端，并通过去耦电容C8接地，芯片X3采用LT公司型号为LT1764AE-2.5V的稳压芯片，芯片X3的SHDN端口通过上拉电阻R5与VCC5V相连，TAB与GND端口接地，SENSE端口通过电阻R6与电压输出端VOUT相连，并由电阻R7接地，VOUT通过去耦电容C9和C10接地，产生XC5VSX95T所需要的2.5V的辅助电压VCCAUX；VCC5V直接接入芯片X4的VIN输入端，并通过去耦电容C11接地，芯片X4采用LT公司型号为LT1764AE-3.3V的稳压芯片，芯片X4的SHDN端口通过上拉电阻R8与VCC5V相连，TAB与GND端口接地，SENSE端口通过电阻R9与电压输出端VOUT相连，并 由电阻R10接地，VOUT通过去耦电容C12和C13接地，产生配置芯片XCF32P所需要的3.3V电压VCC3.3，如图3所示；VCC3.3直接接入芯片X5的VIN输入端，并通过去耦电容C14接地，芯片X5采用LT公司型号为LT1764AE-2.5V的稳压芯片，芯片X5的SHDN端口通过上拉电阻R11与VCC3.3相连，TAB与GND端口接地，SENSE端口通过电阻R12与电压输出端VOUT相连，并由电阻R13接地，VOUT通过去耦电容C15和C16接地，产生配置芯片XCF32P所需要的1.8V电压VCC1.8，如图3所示。 

本发明所述的配置电路原理图如图3所示，配置电路采用主串行配置方式，其中芯片X7为XC5VSX95T，配置芯片X6采用Xilinx公司的型号为XCF32P的Platform Flash PROM非易失存储芯片，其容量为32M，如图所示，芯片X6的核心电压VCCINT由VCC1.8提供，引脚VCCO与VCCJ均接至VCC3.3电源端。主串接口JP1的TDI引脚连接X6的TDI引脚，TMS引脚分别连接X6与X7的TMS引脚，TCK引脚分别连接X6与X7的TCK引脚，TDO引脚连接X6的TDO引脚，X6的TDO引脚连接X7的TDI引脚；X7的CCLK引脚连接X6的CLK引脚，为X6提供时钟信号；X7的DONE引脚连接X6的CE引脚，并通过上拉电阻R16接至VCC3.3，为X6提供使能信号；X7的INIT_B连接X6的RESET引脚，并通过上拉电阻R15接至VCC3.3，为X6提供初始化信号；X7的PROG_B引脚连接X6的CF引脚，并通过上拉电阻R14接至VCC3.3；X7的DIN引脚连接X6的DO引脚，接收从X6输出的串行配置数据。 

本发明的信号采集原理图如图4所示，外部传感器有三轴垂直正交的光纤陀螺仪X、Y和Z，三轴垂直正交的石英挠性加速度计X、Y和Z以及GPS接收机，其信号最终传输至FPGA数据采集模块，数据采集模块由陀螺仪数据接收模块、AD控制模块、GPS数据接收模块和数据缓冲模块组成。单轴的光纤陀螺仪存在两路输出信号，以陀螺仪X为例，一路为每帧24位的陀螺串行数字信号Gyro_X data，另一路为同步时钟信号Gyro_X clk，两路信号直接与数据采集模块的陀螺仪数据接收子模块相连，在陀螺仪数据接收模块内信号Gyro_X clk与FPGA内部时钟信号产生单稳态触发电路，根据单稳态触发器信号启动和结束Gyro_X data每帧信息的读取，读取结束将信息发送至数据缓冲模块，陀螺仪Y和Z的信号同 步发出，其信号采集原理与陀螺仪X相同；3轴的石英挠性加速度计输出电流形式的速度信号Acc_X、Acc_Y和Acc_Z，电流信号分别经过精密电阻进行采样后输入至INA118运算放大器，经放大的信号并行输入至模数转换器，这里采用4通道的高速22位模数转换器AD7716，同时接收3路加速度计信号，并由数据采集模块的AD控制子模块控制，对3路信号同时进行模数转换并进行数据读取，读取结束将数据发送至数据缓冲模块；GPS接收机接口为RS232串行接口，其输出端通过MAX232接至数据采集模块的GPS数据接收子模块的输入端，MAX232负责RS232电平到FPGA的TTL电平的转换，GPS数据接收模块接收数据后将其发送至数据缓冲模块。数据缓冲模块接收各路传感器数字信号并对其进行提取和预处理，得到SINS系统位置信息、当前采样周期内的角增量信息和当前采样周期内的速度增量信息，处理结束后将信息分别发送至FPGA的初始对准模块和并行导航解算模块。 

本发明的并行导航解算的原理图如图5所示，并行导航解算模块(M1)基于游动方位坐标系统的单一更新速率的高精度SINS导航解算算法设计。该单一更新速率算法对多速率SINS导航解算算法作出改进，使用精确形式的计算式并提高计算速率，每一采样周期内对SINS的姿态、速度和位置更新计算一次，并且模块(M1)对单一更新速率的SINS导航解算算法在算法级和功能级进行了并行化处理。模块(M1)由高频运动效应补偿模块(M11)、姿态计算模块(M12)、速度计算模块(M13)、位置计算模块(M14)和地球参数计算模块(M15)5个子模块组成，各模块间通过数据流相互连接，并由补偿模块(M11)控制姿态模块(M12)、速度模块(M13)、位置模块(M14)和地球参数模块(M15)同时并行运行。在并行导航解算模块(M1)开始工作之前，首先接收初始对准模块的发送过来的导航参数初始值initial，姿态模块(M12)、速度模块(M13)、位置模块(M14)和地球参数模块(M15)完成初始化后等待各模块启动信号start。每当一个采样周期过后，数据采集模块将角增量信号da和速度增量信号dv发送至补偿模块(M11)，并通过信号start启动补偿模块(M11)。补偿模块(M11)启动后对载体高频运动引起的效应进行并行计算(其原理图如图6所示)，由内部数据线将Φ发送至姿态模块(M12)，dVsf发送至速度模块(M13)，dRsf发送至位置模块(M14)，同时将ready (准备好)作为启动信号发送至姿态模块(M12)、速度模块(M13)、位置模块(M14)和地球参数模块(M15)的start端口。模块(M12)-(M15)启动后并行运行，其中，姿态模块(M12)通过当前采样周期内的等效旋转矢量Φ、模块(M13)在前一采样周期计算得到的导航坐标系下的速度Vn、模块(M15)在前一采样周期计算得到的地球旋转角速率wien和曲率矩阵Fcn，计算得到当前采样时刻的姿态方向余弦矩阵Cbl及姿态角Eular；速度模块(M13)首先通过模块(14)在前一采样周期计算得到的游动方位角a计算得到前一采样时刻地理坐标系下的速度Vgeo，然后通过当前采样周期内的比力引起的速度增量dVsf、模块(M12)在前一采样周期计算得到的姿态方向余弦矩阵Cbl、模块(M15)在前一采样周期计算得到的地球旋转角速率wien和曲率矩阵Fcn及重力加速度gn，计算得到当前采样时刻的重力/科里奥利加速度修正量dVg/cor及导航坐标系下的速度Vn；位置模块(M14)通过当前采样周期内的比力引起的位置增量dRsf、模块(M12)在前一采样周期计算得到的姿态方向余弦矩阵Cbl、模块(M13)在前一采样周期计算得到的重力/科里奥利加速度修正量dVg/cor及导航坐标系下的速度Vn、模块(M15)在前一采样周期计算得到的曲率矩阵Fcn，计算得到当前采样时刻的位置矩阵Cne及经纬度Pos和高度h。当前采样周期导航解算结束后，并行导航解算模块(M1)将得到的导航信息发送至FPGA内的通信模块。 

本发明的高频运动效应补偿模块并行计算原理图如图6所示，高频运动效应补偿模块(M11)包含姿态补偿模块(M111)、速度补偿模块(M112)和位置补偿模块(M113)3个子模块。每当一个采样周期过后，数据采集模块将角增量信号da和速度增量信号dv发送至模块(M11)，并通过信号start同时启动模块(M111)-(M113)，模块(M111)-(M113)并行执行。其中，姿态补偿模块(M111)接收角增量信号da，负责圆锥效应补偿及等效旋转矢量计算，输出旋转矢量Φ及准备好信号ready；速度补偿模块(M112)接收角增量信号da和速度增量信号dv，负责速度旋转效应补偿、划桨效应补偿及比力引起速度增量计算，输出比力引起速度增量dVsf及准备好信号ready；位置补偿模块(M113)接收角增量信号da和速度增量信号dv，负责位置旋转效应补偿、涡卷效应补偿及比力引起位置增量计算，输出比力引起位置增量dRsf及准备好信号ready。同时由模块 (M111)-(M113)的ready信号经3输入与门汇总为模块(M11)的ready信号发出。由图示可知，各补偿操作并行执行，大大减少了更新计算的时间。 

本发明的并行导航解算运行时序示意图如图7所示，记T_s为当前采样周期，T_s-1，T_s+1分别为前一采样周期。并行导航解算模块启动后，首先并行执行高频运动效应补偿模块的姿态补偿、速度补偿、位置补偿模块，模块计算结束后再并行执行姿态计算、速度计算、位置计算、地球参数计算模块。如图所示，并行导航解算过程并行程度很高，且在每一采样周期内执行一次，可大幅提高SINS导航解算的计算速率。 

本发明的信号输出原理图如图8所示，FPGA的通信模块由串口通信模块、1553B通信模块和SPI通信模块组成，接收来自FPGA并行导航解算模块输出的导航信息，并将其分别发送至其他串口设备、其他1553B总线航电设备和SD卡。其中，串口通信模块采用串口通信IP核，将导航信息通过FPGA的TXD端发送至电平转换芯片MAX232或MAX485，电平转换芯片负责将TTL电平的数字信号转换为对应串口通信格式的电平信号，并发送至其他设备的TXD端口；1553B通信模块采用MIL-STD-1553B总线协议控制IP核，通过模拟收发器芯片HOLT-1570将数据发送至1553B总线耦合器，此处总线耦合采用隔离变压器耦合方式，由HOLT-1570输出的信号先经过隔离变压器，再经过耦合变压器和隔离电阻输送到1553B的双绞总线上，最终完成FPGA的TTL电平信号到1553B总线信号的转换；SPI接口模块直接采用SPI接口IP核，模块的SPI MOSI、SPI MISO和SPI CLK端口直接连接SD卡的DI、DO和CLK引脚，由SPI接口IP核控制总线，将实时的导航信息储存在SD卡内。 

Claims (4)

1.一种高动态捷联惯性导航并行计算装置，由FPGA芯片、电源电路、配置电路、信号采集电路和信号输出电路组成，所述的FPGA芯片集成了数据采集模块、初始对准模块、并行导航解算模块、通信模块；所述的配置电路为：当FPGA芯片上电后，自动将片外非易失性存储器中的配置比特流读入FPGA的静态内存中，实现内部结构映射；所述的信号采集电路采集来自光纤陀螺、石英挠性加速度计及GPS接收机的输出信号并输入到FPGA芯片的数据采集模块；其特征在于：

所述的数据采集模块将对信号预处理并发送至初始对准模块与并行导航解算模块，初始对准模块将计算得到的导航参数初始值发送至并行导航解算模块并在并行导航解算模块内对导航参数进行更新计算，解算后将导航信息送至通信模块，最后由通信模块经信号输出电路将信号发送至其他设备；

所述的数据采集模块包含陀螺仪数据接收模块、AD控制模块、GPS数据接收模块、数据缓冲模块，其中所述的陀螺仪数据接收模块负责采集光纤陀螺输出信号，AD控制模块控制石英挠性加速度计信号的模数转换并接收数据，GPS数据接收模块负责接收GPS接收机输出的数据，数据缓冲模块负责对传感器数据缓冲预处理，并将其发送至初始对准模块与并行导航解算模块。

2.根据权利要求1所述的高动态捷联惯性导航并行计算装置，其特征在于：所述的FPGA芯片内的并行导航解算模块在每一采样周期内对导航参数中的姿态、速度和位置信息进行并行更新计算。

3.根据权利要求2所述的高动态捷联惯性导航并行计算装置，其特征在于：所述的并行导航解算模块包含高频运动效应补偿模块、姿态计算模块、速度计算模块、位置计算模块和地球参数计算模块5个子模块，其中所述的高频运动效应补偿模块负责接收当前采样周期内的角增量信号和速度增量信号，在初始对准模块的启动信号发出后，开始对角增量和速度增量信号进行快速迭代运算，其中包括圆锥效应补偿计算、速度旋转效应补偿计算、划桨效应补偿计算、位置旋转效应补偿计算和涡卷效应补偿计算，各部分计算并行执行，当计算结束时通过指令信号同时启动姿态计算、速度计算、位置计算和地球参数计算4个模块，使其同时并行运行，实现了姿态、速度和位置信息的并行更新计算。

4.根据权利要求1所述的高动态捷联惯性导航并行计算装置，其特征在于：所述的通信模块由串口通信模块、1553B通信模块、SPI通信模块构成，并分别采用对应通信格式IP核，负责与其他串口设备、1553B总线设备、SD卡的通信任务。

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