CN101714876A - 一种滤波器的校正装置及有源rc复数滤波器 - Google Patents

Abstract

本发明提出了一种滤波器的校正装置及有源RC复数滤波器。本发明的校正装置包括：模拟模块，所述模拟模块计算待校正电阻、电容的乘积RC，并将乘积RC与预设值进行比较，并根据比较结果发出控制信号；数字模块，所述数字模块电连接所述模拟模块，以接收所述模拟模块发出的控制信号，并与所述模拟模块形成负反馈；所述数字模块设有若干个输出端，所述每一输出端分别电连接所述滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。本发明的有源RC复数滤波器包括4阶巴特沃斯复数滤波器及校正装置。本发明的校正装置适用于各种有源RC滤波器结构。

Description

一种滤波器的校正装置及有源RC复数滤波器

技术领域

本发明涉及一种滤波器的校正装置，以及应用该校正装置的有源RC复数滤波器。

背景技术

复数滤波器具有一定的镜像抑制能力，主要用以消除低中频接收机的镜像噪声。由于复数滤波器具有正负频域不对称的传输曲线，因此复数滤波器相比较现有的普通滤波器具有结构复杂、功耗较高的缺点。

现有的有源RC滤波器由于不需要在片上集成电感线圈，因此是一种容易实现高集成度的滤波器结构。随着CMOS工艺的进步，有源RC滤波器能工作的频带不断提高，工作的电压不断降低，消耗的功耗越来越小，但所存在的电容电阻相对误差并未因此减小。在当前主流的0.18微米的CMOS工艺下，金属-绝缘体-金属电容误差为15％，而电阻误差高达30％以上。该误差会极大地影响有源RC滤波器的频率传输特性。

发明内容

针对现有技术中存在的缺陷和不足，本发明的目的是提供一种滤波器的校正装置及应用该装置的有源RC复数滤波器，具有高集成度且低能耗，对CMOS工艺偏差的影响不敏感、频率传输特性稳定并具有一定镜像抑制能力，使其适用于低中频接收机结构中。

为达到上述目的，发明提出了一种滤波器的校正装置，包括：

模拟模块，所述模拟模块计算待校正电阻、电容的乘积RC，并将乘积RC与预设值进行比较，并根据比较结果发出控制信号；

数字模块，所述数字模块电连接所述模拟模块，以接收所述模拟模块发出的控制信号，并与所述模拟模块形成负反馈；所述数字模块设有若干个输出端，所述每一输出端分别电连接所述滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

其中，所述模拟模块包括：

第一运算放大器OPA1，所述运算放大器OPA1具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述运算放大器OPA1的负输入端电连接，栅极与所述运算放大器OPA1的输出端电连接，漏极与第二运算放大器OPA2的负输入端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，所述负输入端电连接所述第一NMOS管NMOS1的漏极；

CMOS开关S1及待校正的阵列形式的电容C，所述CMOS开关S1与所述电容C并联，并与所述第二运算放大器OPA2的负输入端和输出端电连接；

第一比较器COMP1和第二比较器COMP2，所述第一比较器COMP1的正输入端电连接低阀值电压V_{TH_LOW}，所述第二比较器COMP2的负输入端电连接高阀值电压V_{TH_HIGH}，所述第一比较器COMP1的负输入端和第二比较器COMP2正输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端UP及第二比较器COMP2的输出端DN分别电连接所述数字电路。

其中，所述校正装置还包括：

电源时钟控制模块，所述电源时钟控制模块分别电连接所述模拟模块和数字模块；

所述电源时钟控制模块包括：

第一反向器INV1，所述第一反向器INV1的输入端所述数字模块的标志结束信号END_FLAG；

与非门NAND，所述与非门NAND的输入端电连接所述反向器INV1的输出端及所述模拟模块的模拟时钟信号CLK_ANA；

第二反向器INV2，所述第二反向器INV2的输入端电连接所述与非门NAND的输出端；所述第二反向器INV2的输出端电连接所述数字模块的数字时钟信号CLK_DIGI；

PMOS管开关PMOS，所述PMOS管开关PMOS的栅极接标志结束信号END_FLAG，源极接电源信号VDD，漏极接模拟电源信号VDDA。

其中，所述滤波器的电容具有相同的电容值，且所述滤波器的电容的电容值为校正装置中电容的电容值的2^N-1倍，N为正整数所述滤波器电阻取值为所述校正装置中最小单位电阻的阻值的整数倍；所述滤波器电容以二进制数字信号控制的开关电容阵列形式连接。

本发明还提出了一种应用上述的校正装置的有源RC复数滤波器，包括：

4阶巴特沃斯复数滤波器，所述4阶巴特沃斯复数滤波器包括：4个级联的复数滤波器；所述每一复数滤波器的电容具有相同的电容值；

校正装置，所述校正装置电连接所述4阶巴特沃斯复数滤波器，所述校正装置设有若干个输出端，所述每一输出端分别电连接所述4阶巴特沃斯复数滤波器的四个复数滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

其中，所述校正装置包括：

模拟模块，所述模拟模块计算待校正电阻、电容的乘积RC，并将乘积RC与预设值进行比较，并根据比较结果发出控制信号；

数字模块，所述数字模块电连接所述模拟模块，以接收所述模拟模块发出的控制信号，并与所述模拟模块形成负反馈；所述数字模块设有若干个输出端，所述每一输出端分别电连接所述4阶巴特沃斯复数滤波器的四个复数滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

其中，所述模拟模块包括：

第一运算放大器OPA1，所述运算放大器OPA1具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述运算放大器OPA1的负输入端电连接，栅极与所述运算放大器OPA1的输出端电连接，漏极与第二运算放大器OPA2的负输入端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，所述负输入端电连接所述第一NMOS管NMOS1的漏极；

CMOS开关S1及待校正的阵列形式的电容C，所述CMOS开关S1与所述电容C并联，并与所述第二运算放大器OPA2的负输入端和输出端电连接；

第一比较器COMP1和第二比较器COMP2，所述第一比较器COMP1的正输入端电连接低阀值电压V_{TH_LOW}，所述第二比较器COMP2的负输入端电连接高阀值电压V_{TH_HIGH}，所述第一比较器COMP1的负输入端和第二比较器COMP2正输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端UP及第二比较器COMP2的输出端DN分别电连接所述数字电路。

其中，所述有源RC复数滤波器还包括：

电源时钟控制模块，所述电源时钟控制模块分别电连接所述模拟模块和数字模块；

所述电源时钟控制模块包括：

第一反向器INV1，所述第一反向器INV1的输入端所述数字模块的标志结束信号END_FLAG；

与非门NAND，所述与非门NAND的输入端电连接所述反向器INV1的输出端及所述模拟模块的模拟时钟信号CLK_ANA；

第二反向器INV2，所述第二反向器INV2的输入端电连接所述与非门NAND的输出端；所述第二反向器INV2的输出端电连接所述数字模块的数字时钟信号CLK_DIGI；

PMOS管开关PMOS，所述PMOS管开关PMOS的栅极接标志结束信号END_FLAG，源极接电源信号VDD，漏极接模拟电源信号VDDA，模拟电源信号VDDA也给有源RC复数滤波器供电。

其中，所述4阶巴特沃斯复数滤波器为四级结构级联结构，每一复数滤波器包括：

电阻R_{GAIN_}I+、R_{GAIN_}I-、R_{GAIN_}Q+、R_{GAIN_}Q-；所述电阻R_{GAIN_}I+一端电连接I路正输入信号Iin+，另一端电连接第三运算放大器OPA3的正输入端；所述电阻R_{GAIN_}I-一端电连接I路负输入信号Iin-，另一端电连接第三运算放大器OPA3的负输入端；所述电阻R_{GAIN_}Q+一端电连接Q路正输入信号Qin+，另一端电连接第四运算放大器OPA4的正输入端；所述电阻R_{GAIN_}Q-一端电连接Q路负输入信号Qin-，另一端电连接第四运算放大器OPA4的负输入端；

电阻C_I+与电阻R_I+并联，并电连接所述第三运算放大器OPA3的正输入端和负输出端；

电阻C_I-与电阻R_I-并联，并电连接所述第三运算放大器OPA3的负输入端和正输出端；

电阻C_Q+与电阻R_Q+并联，并电连接所述第四运算放大器OPA4的正输入端和负输出端；

电阻C_Q-与电阻R_Q-并联，并电连接所述第四运算放大器OPA4的负输入端和正输出端；

电阻(RFB_I-)、(RFB_I+)、(RFB_Q+)、(RFB_Q-)一端分别接所述第四运算放大器(OPA4)与所述第三运算放大器(OPA3)的负正输出端，另一端接所述第三运算放大器(OPA3)与所述第四运算放大器(OPA4)的负正、正负输入端；

所述电容C_I+、C_I-、C_Q+、C_Q-分别电连接所述数字模块的输出端SW0～SW6；

所述每一复数滤波器还包括电容阵列，所述电容阵列包括：

电容C1～C7，所述电容C1～C7分别与开关S1～S7串联，然后相互并联；所述电容C1～C7的电容量分别为：C、C/2、C/4、C/8、C/16、C/32、C/64；

所述每一开关S1～S7分别连接所述数字模块的一个输出端SW0～SW6，并由所述输出端SW0～SW6控制。

其中，所述滤波器的电容具有相同的电容值，且所述滤波器的电容的电容值为校正装置中电容的电容值的2^N-1倍，N为正整数；所述滤波器电阻取值为所述校正装置中最小单位电阻的阻值的整数倍；所述滤波器电容以二进制数字信号控制的开关电容阵列形式连接。

上述技术方案具有如下优点：本发明通过对单个电阻-电容乘积的校正来实现对整个滤波器电阻-电容的乘积的校正；通过一套校正装置校正4级有源RC滤波器的时间常数；校正装置数字部分采用了二分法的收敛算法，使得校正时间指数级地缩短；校正装置在校正结束阶段自动关闭电源，以适用于低功耗的应用。本发明的校正装置同样适用于其他有源RC滤波器结构。

附图说明

图1是本发明优选实施例提出的校正装置和有源RC复数滤波器的结构示意图；

图2为图1中的模拟模块的结构示意图；

图3为图1中的电源时钟控制模块的结构示意图；

图4为图1中的4阶巴特沃斯复数滤波器的结构示意图；

图5为每一复数滤波器的结构示意图；

图6为每一复数滤波器的电容阵列的结构示意图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

实施例1

本发明第一优选实施例提出了一种滤波器的校正装置，其结构如图1所示，包括：

模拟模块，所述模拟模块计算待校正电阻、电容的乘积RC，并将乘积RC与预设值进行比较，并根据比较结果发出控制信号；

数字模块，所述数字模块电连接所述模拟模块，以接收所述模拟模块发出的控制信号，并与所述模拟模块形成负反馈；所述数字模块设有若干个输出端，所述每一输出端分别电连接所述滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

本发明第一优选实施例通过对单个电阻-电容乘积的校正来实现对整个滤波器电阻-电容的乘积的校正。

实施例2

本发明第二优选实施例是在前述第一优选实施例的基础上改进而来，即所述第一优选实施例的所述模拟模块如图2所示，包括：

第一运算放大器OPA1，所述运算放大器OPA1具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述运算放大器OPA1的负输入端电连接，栅极与所述运算放大器OPA1的输出端电连接，漏极与第二运算放大器OPA2的负输入端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，所述负输入端电连接所述第一NMOS管NMOS1的漏极；

CMOS开关S1及待校正的阵列形式的电容C，所述CMOS开关S1与所述电容C并联，并与所述第二运算放大器OPA2的负输入端和输出端电连接；

第一比较器COMP1和第二比较器COMP2，所述第一比较器COMP1的正输入端电连接V_{TH_LOW}，所述第二比较器COMP2的负输入端电连接V_{TH_HIGH}，所述第一比较器COMP1的负输入端和第二比较器COMP2正输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端UP及第二比较器COMP2的输出端DN分别电连接所述数字电路。

实施例3

本发明第三优选实施例是在前述第一、第二优选实施例的基础上改进而来，即所述第一、第二优选实施例的校正装置还包括：

电源时钟控制模块，其结构如图3所示，所述电源时钟控制模块分别电连接所述模拟模块和数字模块；所述电源时钟控制模块包括：

第一反向器INV1，所述第一反向器INV1的输入端所述数字模块的标志结束信号END_FLAG；

与非门NAND，所述与非门NAND的输入端电连接所述反向器INV1的输出端及所述模拟模块的模拟时钟信号CLK_ANA；

第二反向器INV2，所述第二反向器INV2的输入端电连接所述与非门NAND的输出端；所述第二反向器INV2的输出端电连接所述数字模块的数字时钟信号CLK_DIGI；

PMOS管开关PMOS，所述PMOS管开关PMOS的栅极接标志结束信号END_FLAG，源极接电源信号VDD，漏极接模拟电源信号VDDA。

实施例4

本发明第四优选实施例是在前述三个优选实施例的基础上改进而来，在所述第一、第二、第三优选实施例的校正装置中：所述滤波器的电容具有相同的电容值，且所述滤波器的电容的电容值为校正装置中电容的电容值的2^N-1倍，N为正整数所述滤波器电阻取值为所述校正装置中最小单位电阻的阻值的整数倍；所述滤波器电容以二进制数字信号控制的开关电容阵列形式连接。

实施例5

本发明的第五优选实施例，是一种应用所述第一、第二、第三、第四之任一优选实施例的校正装置的有源RC复数滤波器，其结构如图1，包括：

4阶巴特沃斯复数滤波器，所述4阶巴特沃斯复数滤波器包括：4个级联的复数滤波器；所述每一复数滤波器的电容具有相同的电容值；

校正装置，所述校正装置电连接所述4阶巴特沃斯复数滤波器，所述校正装置设有若干个输出端，所述每一输出端分别电连接所述4阶巴特沃斯复数滤波器的四个复数滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

实施例6

本发明的第六优选实施例，是在第五优选实施例的基础上改进而来，即：如图1所示，所述校正装置包括：

模拟模块，所述模拟模块计算待校正电阻、电容的乘积RC，并将乘积RC与预设值进行比较，并根据比较结果发出控制信号；

数字模块，所述数字模块电连接所述模拟模块，以接收所述模拟模块发出的控制信号，并与所述模拟模块形成负反馈；所述数字模块设有若干个输出端，所述每一输出端分别电连接所述4阶巴特沃斯复数滤波器的四个复数滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

实施例7

本发明的第七优选实施例，是在第五、第六优选实施例的基础上改进而来，即：如图2所示，所述校正装置包括：所述模拟模块包括：

第一运算放大器OPA1，所述运算放大器OPA1具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述运算放大器OPA1的负输入端电连接，栅极与所述运算放大器OPA1的输出端电连接，漏极与第二运算放大器OPA2的负输入端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，所述负输入端电连接所述第一NMOS管NMOS1的漏极；

CMOS开关S1及待校正的阵列形式的电容C，所述CMOS开关S1与所述电容C并联，并与所述第二运算放大器OPA2的负输入端和输出端电连接；

第一比较器COMP1和第二比较器COMP2，所述第一比较器COMP1的正输入端电连接低阀值电压V_{TH_LOW}，所述第二比较器COMP2的负输入端电连接高阀值电压V_{TH_HIGH}，所述第一比较器COMP1的负输入端和第二比较器COMP2正输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端UP及第二比较器COMP2的输出端DN分别电连接所述数字电路。

实施例8

本发明的第八优选实施例，是在第五、第六、第七优选实施例的基础上改进而来，即：所述有源RC复数滤波器还包括：

电源时钟控制模块，其结果如图3所示，所述电源时钟控制模块分别电连接所述模拟模块和数字模块；

所述电源时钟控制模块包括：

第一反向器INV1，所述第一反向器INV1的输入端所述数字模块的标志结束信号END_FLAG；

与非门NAND，所述与非门NAND的输入端电连接所述反向器INV1的输出端及所述模拟模块的模拟时钟信号CLK_ANA；

第二反向器INV2，所述第二反向器INV2的输入端电连接所述与非门NAND的输出端；所述第二反向器INV2的输出端电连接所述数字模块的数字时钟信号CLK_DIGI；

PMOS管开关PMOS，所述PMOS管开关PMOS的栅极接标志结束信号END_FLAG，源极接电源信号VDD，漏极接模拟电源信号VDDA。

实施例9

本发明的第九优选实施例，是在第五、第六、第七、第八优选实施例的基础上改进而来，即：所述4阶巴特沃斯复数滤波器为如图4所示的四级结构级联结构。每一复数滤波器的结构如图5所示，包括：

电阻R_{GAIN_}I+、R_{GAIN_}I-、R_{GAIN_}Q+、R_{GAIN_}Q-；所述电阻R_{GAIN_}I+一端电连接I路正输入信号Iin+，另一端电连接第三运算放大器OPA3的正输入端；所述电阻R_{GAIN_}I-一端电连接I路负输入信号Iin-，另一端电连接第三运算放大器OPA3的负输入端；所述电阻R_{GAIN_}Q+一端电连接Q路正输入信号Qin+，另一端电连接第四运算放大器OPA4的正输入端；所述电阻R_{GAIN_}Q-一端电连接Q路负输入信号Qin-，另一端电连接第四运算放大器OPA4的负输入端；

电阻C_I+与电阻R_I+并联，并电连接所述第三运算放大器OPA3的正输入端和负输出端；

电阻C_I-与电阻R_I-并联，并电连接所述第三运算放大器OPA3的负输入端和正输出端；

电阻C_Q+与电阻R_Q+并联，并电连接所述第四运算放大器OPA4的正输入端和负输出端；

电阻C_Q-与电阻R_Q-并联，并电连接所述第四运算放大器OPA4的负输入端和正输出端；

电阻(RFB_I-)、(RFB_I+)、(RFB_Q+)、(RFB_Q-)一端分别接所述第四运算放大器(OPA4)与所述第三运算放大器(OPA3)的负正输出端，另一端接所述第三运算放大器(OPA3)与所述第四运算放大器(OPA4)的负正、正负输入端；

所述电容C_I+、C_I-、C_Q+、C_Q-分别电连接所述数字模块的输出端SW0～SW6；

所述每一复数滤波器还包括如图6所示的电容阵列，所述电容阵列包括：

电容C1～C7，所述电容C1～C7分别与开关S1～S7串联，然后相互并联；所述电容C1～C7的电容量分别为：C、C/2、C/4、C/8、C/16、C/32、C/64；

所述每一开关S1～S7分别连接所述数字模块的一个输出端SW0～SW6，并由所述输出端SW0～SW6控制。

实施例10

本发明的第十优选实施例，是在第五、第六、第七、第八、第九优选实施例的基础上改进而来，即：

所述滤波器的电容具有相同的电容值，且所述滤波器的电容的电容值为校正装置中电容的电容值的2^N-1倍，N为正整数；所述滤波器电阻取值为所述校正装置中最小单位电阻的阻值的整数倍；所述滤波器电容以二进制数字信号控制的开关电容阵列形式连接。

本发明的原理为：复数滤波器中采用简单带密勒补偿的二级运放，采用低功耗设计以减小滤波器的总功耗。为便于校正装置的工作，滤波器中用到的16个电容全部取相同的电容值，且为校正装置中电容的2^N-1倍N为校正位数，电阻取值也为最小单位电阻的整数倍。电容采用二进制数字信号控制的开关电容阵列形式。校正装置校正对象为滤波器的时间常数，即电阻、电容R、C的乘积。由于4级复数滤波器中的所有电容值取值相同，并且电阻都做成基本单元阵列的形式，从而实现了一套校正装置实现4级复数滤波器时间常数的校正。校正装置的数字部分通过二分法算法实现快速收敛。校正装置在工作结束时自动关闭以减小电路的总功耗，并在需要的时候可用唤醒信号唤醒重新进行校正。

本发明总体电路结构如图1所示，包含模拟、数字和电源时钟控制模块，各模块连接关系为：

模拟模块给出待校正电阻、电容积RC过大DN或过小UP的控制信号给数字模块。数字模块通过DN、UP信号形成电容阵列控制码SW6～SW0，连接到模拟模块形成负反馈，并控制滤波器中的电容阵列。数字模块输出指示校正结束信号END_FLAG到电源时钟控制模块。数字模块还给出指示校正结束信号END_FLAG给电源时钟控制模块。电源时钟控制模块利用标志结束信号END_FLAG信号控制输出模拟部分电源VDD_ANA和模拟、数字部分时钟的模拟时钟信号CLK_ANA、数字时钟信号CLK_DIGI。

模拟模块如图2所示，其连接关系为：

待校正电阻R，一端接地。运算放大器OPA1，正输入端为VREF1，负输入端为R的另一端。NMOS管NMOS1，源极与OPA1负输入端相连，栅极接OPA1输出端。运算放大器OPA2，负输入端为VREF2，正输入端为NMOS1的漏极。并联的CMOS开关S1与待校正的阵列形式的电容C，并联后两端分别接OPA2的负输入端和输出端。比较器COMP1和COMP2，COMP1的正输入端接VTH_LOW，COMP2的负输入端接VTH_HIGH，两比较器的另一输入端均接OPA2的输出端。COMP1、COMP2的输出端UP、DN接到数字模块。

电源时钟控制模块如图3所示，其连接关系为：

反向器INV1，输入端接标志结束信号END_FLAG。与非门NAND，两输入端分别接INV1的输出端和模拟时钟信号CLK_ANA。反向器INV2，输入端接NAND输出端，输出端接数字时钟信号CLK_DIGI。

用于关闭模拟部分的电路含有：1个宽长比较大的PMOS管开关PMOS，栅极接标志结束信号END_FLAG，源极接电源信号VDD，漏极接模拟电源信号VDDA。

被校正的4阶巴特沃斯复数滤波器为四级结构级联结构，如图4所示，其中CF代表复数滤波器。

每级结构如图5所示，其连接方式为：

电阻RGAIN_I+、RGAIN_I-、RGAIN_Q+、RGAIN_Q-一端分别接I路正输入信号Iin+、I路负输入信号Iin-、Q路正输入信号Qin+、Q路负输入信号Qin-的一端。OPA3、OPA4的正负输入分别接上述四个电阻的一端，负正输出端分别接Iout+、Iout-、Qout+、Qout-。电阻C_I+、C_I-、C_Q+、C_Q-分别与电阻R_I+、R_I-、R_Q+、R_Q-并联，两端分别接OPA3、OPA4的正负输入端和负正输出端。电阻RFB_I-、RFB_I+、RFB_Q+、RFB_Q-一端分别接OPA4与OPA3的负正输出端，一端接OPA3、OPA4的负正、正负输入端。

复数滤波器中的电容阵列如图6所示，其连接关系为：

大小分别为C、C/2、C/4、C/8、C/16、C/32、C/64的电容分别与开关S1～S7串联，串联后两端接电容阵列的两端。开关S1～S7分别由SW0～SW6控制。

仿真证明本发明中复数滤波器可达到60dB的镜象抑制比，校正前后滤波器的频率个参数指标如表1所示。

表1校正前后滤波器性能比较

	额定指标	校正前指标/相对误差	校正后指标/相对误差
				中心频率	200KHz	134.5～325KHz/62.5％	197.5～202KHz/1.25％
3dB带宽	140KHz	92～223KHz/59.3％	135.76～138.74KHz/3.03％
				镜像抑制比	60dB	47.5～64.14/6.9％	60.41～60.81/达到指标

本发明实施实例的复数滤波器中单阶复数带通滤波器的传输函数是通过有源RC一阶低通滤波器的传输函数在频域内平移得到，这种思想在1995年6月8日至10日召开的VLSI Circuits Digest ofTechnical Papers研讨会论文集的87～88页中“An Analog IntegratedPolyphase Filter for a High Performance Low-IF Reciever”一文中有所介绍。由此得到的单阶复数滤波器能实现一个复数极点，其传输函数为：

$H_{\mathrm{complex}\_\mathrm{filter}\_\mathrm{bp}}=\frac{I_{\mathrm{out}}}{I_{\mathrm{in}}}=-A\frac{1}{1+(\mathrm{j\ω}-{\mathrm{j\ω}}_c)/{\mathrm{\ω}}_0}$

其中，Iout为I路差分输出信号Iout＝Iout+-Iout-，Iin为I路差分输入信号Iin＝Iin+-Iin-，A＝-R/RGAIN，ω0＝1/RC，ωc＝1/RFBC。

根据四阶巴特沃斯滤波器的四个极点分布，通过单阶滤波器的级联可得到4阶巴特沃斯复数滤波器。

为了控制工艺偏差造成的中心频率和带宽的变动，所有滤波器中的电阻和电容均做成校正装置电阻、电容单元的整数倍，并且电容被做成了二进制阵列的形式。其电容值在初始状态被校正装置数字模块设置的二进制初始码控制。例如初始码为SW6～SW0为1000000时，电容值为C。校正装置中电阻单元和电容单元为滤波器中最小电阻、电容单位的复制，版图绘制应尽量保证其所处的工艺环境是相同的。

自动校正装置的校正思想在在2007年出版的IEEE Journal ofSolid-State Circuits的第42卷第3期的602-612页中的“A 20mW 3.24mm2 Fully Integrated GPS Radio for Location Based Services”一文中有所介绍，其具体工作过程如下：在参考时钟的前半个周期内，开关处于断开的状态，反比于电阻R的电流为电容充电，使得VRISE线性上升。在时钟的另半个周期，电容C被放电，VRISE被置回VREF2。在第一个时钟周期的末尾，通过两个比较器比较基准电压VTH_HIGHVTH_LOW与VRISE的最大值VMAX得到比较结果UP/DN控制数字电路增大或者减小电容C的取值：

如果VMAX＞VTH_HIGH，则DN＝1，UP＝0，校正装置数字模块会减小相应的电容二进制控制码。

如果VMAX＜VTH_LOW，则DN＝0，UP＝1，校正装置数字模块会增大相应的电容二进制控制码。

如上负反馈过程一直进行到VTH_LOW＜VMAX＜VTH_HIGH，此时DN＝0，UP＝0，此时校正装置数字模块给出不改变现有电容二进制控制码，并给出一个校正结束信号。

此时，RC被设定在如下范围内：

$\frac{V_{\mathrm{REF}1}}{V_{\mathrm{TH}\_\mathrm{HIGH}}}\frac{T}{2}<\mathrm{RC}<\frac{V_{\mathrm{REF}1}}{V_{\mathrm{TH}\_\mathrm{LOW}}}\frac{T}{2}$

本发明的校正精度由二进制码最低位变化量决定，校正的终值可以通过VTH_HIGH与VTH_LOW控制。

本发明中采用了二分算法缩减了数字校正所需的时间。共7位二进制数字控制的电容阵列校正过程中，二进制数码初始值为1000000，二分法实现方式为，第一个校正周期中，若DN＝1，UP＝0，则将二进制数码增大100000，若DN＝0，UP＝1，则减小100000；第二次校正周期增大或缩小数码为10000；第三至六次校正可依此类推。二分法至多经过6个时钟周期可以得到收敛值。对于N位数字信号校正，本发明至多通过N-1个时钟周期即可得到稳定的校正值。

校正结束之后通过给出的校正结束信号关掉校正装置以减小功耗，其电路实现如图3所示。数字部分的关断是通过关断其时钟实现的：通过标志结束信号END_FLAG进过INV1反向后与模拟时钟信号CLK_ANA信号输入到NAND1中，输出信号经过INV2的反相得到到数字电路时钟信号数字时钟信号CLK_DIGI。模拟部分的关断是通过标志结束信号END_FLAG信号切断到模拟电源的路径实现：标志结束信号END_FLAG信号接到PMOS管的栅极，PMOS管的漏极接电源信号VDD，源极接VDD_ANA。

以上所述仅是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变型，这些改进和变型也应视为本发明的保护范围。

Claims (10)

1.一种滤波器的校正装置，其特征在于，包括：

模拟模块，所述模拟模块计算待校正电阻、电容的乘积RC，并将乘积RC与预设值进行比较，并根据比较结果发出控制信号；

数字模块，所述数字模块电连接所述模拟模块，以接收所述模拟模块发出的控制信号，并与所述模拟模块形成负反馈；所述数字模块设有若干个输出端，所述每一输出端分别电连接所述滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

2.根据权利要求1所述的滤波器的校正装置，其特征在于，所述模拟模块包括：

第一运算放大器OPA1，所述第一运算放大器OPA1具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述第一运算放大器OPA1的负输入端电连接，栅极与所述第一运算放大器OPA1的输出端电连接，漏极与第二运算放大器OPA2的负输入端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，所述负输入端电连接所述第一NMOS管NMOS1的漏极；

CMOS开关S1及待校正的阵列形式的电容C，所述CMOS开关S1与所述电容C并联，并与所述第二运算放大器OPA2的负输入端和输出端电连接；

第一比较器COMP1和第二比较器COMP2，所述第一比较器COMP1的正输入端电连接低阀值电压V_{TH_LOW}，所述第二比较器COMP2的负输入端电连接高阀值电压V_{TH_HIGH}，所述第一比较器COMP1的负输入端和第二比较器COMP2正输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端UP及第二比较器COMP2的输出端DN分别电连接所述数字电路。

3.根据权利要求1所述的滤波器的校正装置，其特征在于，所述校正装置还包括：

电源时钟控制模块，所述电源时钟控制模块分别电连接所述模拟模块和数字模块；

所述电源时钟控制模块包括：

第一反向器INV1，所述第一反向器INV1的输入端所述数字模块的标志结束信号END_FLAG；

与非门NAND，所述与非门NAND的输入端电连接所述反向器INV1的输出端及所述模拟模块的模拟时钟信号CLK_ANA；

第二反向器INV2，所述第二反向器INV2的输入端电连接所述与非门NAND的输出端；所述第二反向器INV2的输出端电连接所述数字模块的数字时钟信号CLK_DIGI；

PMOS管开关PMOS，所述PMOS管开关PMOS的栅极接标志结束信号END_FLAG，源极接电源信号VDD，漏极接模拟电源信号VDDA。

4.根据权利要求1～3任一项所述的滤波器的校正装置，其特征在于，所述滤波器的电容具有相同的电容值，且所述滤波器的电容的电容值为校正装置中电容的电容值的2^N-1倍，N为正整数所述滤波器电阻取值为所述校正装置中最小单位电阻的阻值的整数倍；所述滤波器电容以二进制数字信号控制的开关电容阵列形式连接。

5.一种应用如权利要求1～4所述的校正装置的有源RC复数滤波器，其特征在于，包括：

4阶巴特沃斯复数滤波器，所述4阶巴特沃斯复数滤波器包括：4个级联的复数滤波器；所述每一复数滤波器的电容具有相同的电容值；

校正装置，所述校正装置电连接所述4阶巴特沃斯复数滤波器，所述校正装置设有若干个输出端，所述每一输出端分别电连接所述4阶巴特沃斯复数滤波器的四个复数滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

6.根据权利要求5所述的有源RC复数滤波器，其特征在于，所述校正装置包括：

模拟模块，所述模拟模块计算待校正电阻、电容的乘积RC，并将乘积RC与预设值进行比较，并根据比较结果发出控制信号；

数字模块，所述数字模块电连接所述模拟模块，以接收所述模拟模块发出的控制信号，并与所述模拟模块形成负反馈；所述数字模块设有若干个输出端，所述每一输出端分别电连接所述4阶巴特沃斯复数滤波器的四个复数滤波器的电容阵列的每一电容，以分别对每一电容与电阻乘积RC进行时间常数校正。

7.根据权利要求6所述的有源RC复数滤波器，其特征在于，所述模拟模块包括：

第一运算放大器OPA1，所述第一运算放大器OPA1具有正输入端V_REF1及负输入端；所述负输入端连接所述待校正电阻R，所述待校正电阻R的另一端接地；

第一NMOS管NMOS1，所述第一NMOS管NMOS1的源极与所述第一运算放大器OPA1的负输入端电连接，栅极与所述第一运算放大器OPA1的输出端电连接，漏极与第二运算放大器OPA2的负输入端电连接；

第二运算放大器OPA2，具有正输入端V_REF2及负输入端，所述负输入端电连接所述第一NMOS管NMOS1的漏极；

CMOS开关S1及待校正的阵列形式的电容C，所述CMOS开关S1与所述电容C并联，并与所述第二运算放大器OPA2的负输入端和输出端电连接；

第一比较器COMP1和第二比较器COMP2，所述第一比较器COMP1的正输入端电连接低阀值电压V_{TH_LOW}，所述第二比较器COMP2的负输入端电连接高阀值电压V_{TH_HIGH}，所述第一比较器COMP1的负输入端和第二比较器COMP2正输入端与所述第二运算放大器OPA2的输出端电连接；第一比较器COMP1的输出端UP及第二比较器COMP2的输出端DN分别电连接所述数字电路。

8.根据权利要求6所述的有源RC复数滤波器，其特征在于，所述有源RC复数滤波器还包括：

电源时钟控制模块，所述电源时钟控制模块分别电连接所述模拟模块和数字模块；

所述电源时钟控制模块包括：

第一反向器INV1，所述第一反向器INV1的输入端所述数字模块的标志结束信号END_FLAG；

与非门NAND，所述与非门NAND的输入端电连接所述反向器INV1的输出端及所述模拟模块的模拟时钟信号CLK_ANA；

第二反向器INV2，所述第二反向器INV2的输入端电连接所述与非门NAND的输出端；所述第二反向器INV2的输出端电连接所述数字模块的数字时钟信号CLK_DIGI；

PMOS管开关PMOS，所述PMOS管开关PMOS的栅极接标志结束信号END_FLAG，源极接电源信号VDD，漏极接模拟电源信号VDDA。

9.根据权利要求7所述的有源RC复数滤波器，其特征在于，所述4阶巴特沃斯复数滤波器为四级结构级联结构，每一复数滤波器包括：

电阻R_{GAIN_}I+、R_{GAIN_}I-、R_{GAIN_}Q+、R_{GAIN_}Q-；所述电阻R_{GAIN_}I+一端电连接I路正输入信号Iin+，另一端电连接第三运算放大器OPA3的正输入端；所述电阻R_{GAIN_}I-一端电连接I路负输入信号Iin-，另一端电连接第三运算放大器OPA3的负输入端；所述电阻R_{GAIN_}Q+一端电连接Q路正输入信号Qin+，另一端电连接第四运算放大器OPA4的正输入端；所述电阻R_{GAIN_}Q-一端电连接Q路负输入信号Qin-，另一端电连接第四运算放大器OPA4的负输入端；

电阻C_I+与电阻R_I+并联，并电连接所述第三运算放大器OPA3的正输入端和负输出端；

电阻C_I-与电阻R_I-并联，并电连接所述第三运算放大器OPA3的负输入端和正输出端；

电阻C_Q+与电阻R_Q+并联，并电连接所述第四运算放大器OPA4的正输入端和负输出端；

电阻C_Q-与电阻R_Q-并联，并电连接所述第四运算放大器OPA4的负输入端和正输出端；

电阻RFB_I-、RFB_I+、RFB_Q+、RFB_Q-一端分别接所述第四运算放大器OPA4与所述第三运算放大器OPA3的负正输出端，另一端接所述第三运算放大器OPA3与所述第四运算放大器OPA4的负正、正负输入端；

所述每一复数滤波器还包括电容阵列，所述电容阵列包括：

电容C1～C7，所述电容C1～C7分别与开关S1～S7串联，然后相互并联；所述电容C1～C7的电容量分别为：C、C/2、C/4、C/8、C/16、C/32、C/64；

所述每一开关S1～S7分别连接所述数字模块的一个输出端SW0～SW6，并由所述输出端SW0～SW6控制。

10.根据权利要求6～9任一项所述的有源RC复数滤波器，其特征在于，所述滤波器的电容具有相同的电容值，且所述滤波器的电容的电容值为校正装置中电容的电容值的2^N-1倍，N为正整数；所述滤波器电阻取值为所述校正装置中最小单位电阻的阻值的整数倍；所述滤波器电容以二进制数字信号控制的开关电容阵列形式连接。

Images