CN101685764B - 系统级封装模块结构的制造方法 - Google Patents
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Abstract
本发明提供一种系统级封装模块结构及其制造方法,其中该系统级封装(system in package,SIP)模块结构的制造方法包括以下步骤:步骤一:提供一主基板,其上设有至少一个电子元件;步骤二:将一混合有预定比例的导电塑胶前导物的填充材料披覆于该电子元件上,以形成一覆胶结构;步骤三:提供一切割步骤,以形成单一的电子元件模块;以及步骤四:进行一化学掺杂步骤,使所述单一电子元件模块的该覆胶结构的外缘向内形成一导体层。通过上述方法,可利用化学激化的方法直接形成导体层,以高整合度制作流程达成具有屏蔽效果的系统级封装模块。
Description
技术领域
本发明涉及一种系统级封装(SIP)模块结构的制造方法,尤指一种应用导电高分子聚合物的系统级封装模块结构的制造方法。
背景技术
随着半导体制造工艺技术能力不断向上提升,半导体芯片的功能日益强大,以致半导体芯片信号的传输量逐渐增加,芯片的引脚数也随之增加,进而使封装技术必须随着技术的演进而不断提升。又如无线通讯产品大都要求重量轻、体积小、高品质、低价位、低消耗功率及高可靠度等特点,这些特点促进了射频/微波集成电路的技术开发与市场成长,而无线通讯产品中无线模块的电磁屏蔽封装结构及品质要求相对显得重要,以确保信号不会彼此干扰而影响到通讯品质。
但传统的无线模块或其他需要电磁屏蔽结构的电路模块,则依据不同的应用端加设电磁屏蔽结构,如电磁屏蔽金属盖,然而该电磁屏蔽结构的尺寸大小必须配合不同的模块,故公知的电磁屏蔽金属盖必须针对不同的模块或装置进行设计制作,使该公知电磁屏蔽金属盖需耗费较多的工时、人力及成本。
此外,上述公知的电磁屏蔽金属盖的另一缺点为该电磁屏蔽金属盖必须进行二次加工等后续工艺才得以安装在模块上,让电磁屏蔽金属盖的制作困难及无法适用于快速生产的生产线上,而无法提升电磁屏蔽结构的生产经济效益及产业利用性。
因此,为改善上述缺点,提出一种设计合理且有效改善上述缺点的发明。
发明内容
本发明的主要目的,在于提供一种系统级封装(SIP)模块结构及其制造方法,该制造方法可将具有屏蔽功能的导体层以单一工艺的方式成型于覆胶结构的外缘附近,既可形成电磁防护的外壳体,又不影响到覆胶结构内部的绝缘性质,使得整体工艺具有较高的整合度,且达到节省工艺成本的目的。
为了达成上述的目的,本发明提供一种系统级封装(system in package,SIP)模块结构的制造方法,其特征在于,包括以下步骤:步骤一:提供一主基板,其上设有至少一个电子元件;步骤二:将一混合有预定比例的导电塑胶前导物的填充材料披覆于该电子元件上,以形成一覆胶结构;步骤三:提供一切割步骤,以形成单一的电子元件模块;以及步骤四:进行一化学掺杂步骤,使所述单一电子元件模块的该覆胶结构的外缘向内形成一导体层。
本发明也提供一种系统级封装(system in package,SIP)模块结构,其特征在于,包括:一主基板,其上设有至少一个电子元件及一设置于该电子元件上的覆胶结构,该覆胶结构为混合有预定比例的导电塑胶前导物的填充材料所形成,且该覆胶结构的外缘向内形成一导体层。
本发明具有以下有益的效果:本发明提出的制造方法可利用化学掺杂的激化方式直接在覆胶结构的外缘形成一导体层,该导体层即为一种提供电磁保护的外壳体结构,也即利用一次性的工艺就可以形成具有屏蔽或接地功能的外壳体结构。
为能更进一步了解本发明的特征及技术内容,请参阅以下有关本发明的详细说明与附图,然而所附附图仅提供参考与说明用,并非用来对本发明加以限制。
附图说明
图1为本发明的系统级封装模块结构的示意图。
图1A为本发明的系统级封装模块结构的侧视图。
图1B为本发明的系统级封装模块结构的俯视图。
图2为本发明的电子元件组装于主基板上的示意图。
图2A为本发明的覆胶结构披覆于电子元件上的示意图。
图3为本发明的导电膜成型于该覆胶结构的顶面及侧面的示意图。
图3A为本发明的导电膜成型于该覆胶结构的顶面的示意图。
图4为本发明的系统级封装模块结构的制造方法的流程图。
其中,附图标记说明如下:
1系统级封装模块结构
10主基板 101接地孔位
11电子元件
12覆胶结构 121导体层
13导电膜
具体实施方式
塑胶是一种高分子聚合物,其原属于非导电的材料,然而经过科学家的研究发现,若可以使聚合物的电子达成与金属内的电子能够自由移动的特征,而不被束缚在原子上,就能进一步达到导电的功效。其中必要条件是高分子聚合物结构必须具有共轭双键,例如由乙炔聚合产生的聚乙炔就具有此种结构,再配合“添补”的动作,也就是移走电子或添加孔洞,使这些电子、空穴能在分子上自由移动,便可形成导电高分子聚合物。导电高分子聚合物是一种具导电性的高分子聚合物,又称导电塑胶或导电塑料。例如聚乙炔结构拥有共轭双键,电子不受原子束缚而能自由移动,再经过掺杂后,可移走电子生成空穴或添加电子,使电子或空穴在分子链上自由移动,从而具有导电性质。常见的导电聚合物有聚乙炔、聚苯胺和聚对苯乙烯,以及它们的衍生物。最著名的导电高分子聚合物在1976年,美国化学家艾伦·马克迪尔米德(Alan G.MacDiarmid)与物理学家艾伦·黑格(Alan J.Heeger)利用碘蒸气来氧化聚乙炔,之后在测量掺碘的反式聚乙炔之后发现其导电度增高了十亿倍,也即掺碘的反式聚乙炔即可具有导电的特性。而本发明即将上述的导电高分子聚合物应用在系统级封装(system in package,SIP)模块结构的制造方法,以简化传统必须利用后续工艺或是二次加工才得以制造的屏蔽(shielding)结构。
请参阅图4,本发明提供一种系统级封装(system in package,SIP)模块结构的制造方法,该制造方法可直接将SIP模块的屏蔽结构与接地结构等进行一次性的步骤即可达成,进而达成节省工艺成本的目的,其系统级封装模块结构的制造方法包括如下步骤(请同时参阅图1至图3A):
步骤一:提供一主基板10,其上设有至少一个电子元件11(请参考图2)。在本具体实施例中,该主基板10上主要设有三个电子元件模块,每一电子元件模块则根据不同的功能或特性而具有不同的电子原件的种类及数目。上述的电子元件模块即为系统级封装(SIP)模块结构1,其可为一蓝牙模块、无线通讯模块或其他模块。
步骤二:将一混合有预定比例的导电塑胶前导物的填充材料披覆于该电子元件11上,以形成一覆胶结构12。请参考图2A,此一步骤主要将上述的电子元件11加以封装,而本步骤所使用的填充材料与传统的填充材料有所差异;本发明是将导电塑胶前导物以一预定比例混入该填充材料中,也即本发明用来覆盖上述电子元件11的材料为导电塑胶前导物与一般填充材料的混合物,而考虑该覆胶结构12的成型性及最后的导电性,该导电塑胶前导物的混合比例具有一范围;然而,在工艺条件或材料特性许可的情况下,此步骤也可使用单一的导电塑胶前导物(并不与一般填充材料相混合)形成该覆胶结构12;或是利用两种或两种以上的导电塑胶前导物混合填充材料以形成该覆胶结构12。而在本具体实施例中,上述导电塑胶前导物与一般填充材料的混合物利用冲模的方式加工形成该覆胶结构12。
步骤三:提供一切割步骤,以形成单一的电子元件模块。在本步骤中,上述以被该覆胶结构12覆盖的电子元件模块通过一切割步骤而形成单一的电子元件模块,以利进行化学掺杂的步骤。
步骤四:进行一化学掺杂步骤,使所述单一电子元件模块的该覆胶结构12的外缘向内形成一导体层121(请参考图1、图1A及图1B)。由于该覆胶结构12中具有导电塑胶前导物的材料,故在经过化学掺杂后,该覆胶结构12的外缘即会向内形成一导体层121,也即在此步骤中,该覆胶结构12的本体周缘部分可经由化学掺杂步骤而形成一具有导电性的导体层121,该导体层121即可作为上述系统级封装模块的屏蔽结构或是接地结构。在本具体实施例中,该填充材料即是混入一调和比例的聚乙炔材料,并在此步骤中以碘、氟化砷或溴进行掺杂的步骤,使覆胶结构12中靠近外缘的导电塑胶前导物转变为具导电性(导电度约为1000S/cm)的高分子以形成该导体层121,且本步骤主要控制掺杂物浓度、掺杂温度、掺杂压力、掺杂时间或掺杂湿度等以控制该导体层121的厚度,使得该导体层121仅在整体覆胶结构12的外缘附近形成导电壳体,以达成电磁防护的功能,值得注意的是,上述的实施方式仅为举例说明之用,并非用以限制本发明;另一方面,该覆胶结构12的内部并无法被上述的掺杂离子所激化,故覆胶结构12的内部仍然为无导电性的材料,以维持内部电子元件11的工作特性。本步骤的另一实施方式在于将聚苯胺混入上述的填充材料,并利用质子酸的掺杂,将其导电度提高至0.1至10S/cm,也可形成具导电性的导体层121。
另外,请参考图1A及图1B,所述单一的系统级封装模块的主基板10的边缘设有至少一个接地孔位101,而该导体层121还具有一预定的厚度以使该导体层121电性连接于该接地孔位101,使该导体层121具有接地的功能。值得注意的是,由于本实施例中的电路板制造工艺的因素,该些接地孔位101位于主基板10的周缘内侧且具有一预定距离,而该导体层121的预定厚度即可由上述的工艺条件加以控制,以使该导体层121预定厚度与该接地孔位101距离主基板10的周缘的预定距离相匹配,进而达成该导体层121与该些接地孔位101的电性连接;但上述特征并非用以限制本发明。
然而,为了加强上述导体层121的特性,本发明还披覆一导电膜13的形态,以达成更佳的屏蔽及接地的功效。其中一种方式为:在上述的步骤三之前于该覆胶结构12的顶面形成一导电膜13,例如利用贴合一导电材料、涂布、蒸镀、电镀或无电镀等方式形成该导电膜13,之后再进行步骤三的切割步骤及步骤四的化学掺杂步骤,以使该系统级封装模块的覆胶结构12上同时具有导体层121及导电膜13(如图3A所示)。
另一种方式则在步骤四之后于该覆胶结构12的顶面及侧面形成一导电膜13,也即在完成化学掺杂以形成该导体层121之后,利用贴合、涂布、蒸镀、电镀或无电镀等方式形成该导电膜13于该导体层121的顶面及侧面(如图3所示),需注意的是,该导电膜13仅成型在该覆胶结构12上,而不会披覆于该主基板10的侧缘。故利用上述两种方式以在该导体层121之上再形成一导电膜13,以达成更佳的电性特性。
本发明利用导电高分子聚合物,可以得到一系统级封装(system inpackage,SIP)模块结构,其包括:一主基板10,其上设有至少一个电子元件11及一设置于该电子元件11上的覆胶结构12,该覆胶结构12为混合有预定比例的导电塑胶前导物的填充材料所形成,且该覆胶结构12的外缘向内形成一导体层121。通过上述结构,本发明可以利用化学掺杂激化的方式让不导电的材料转变为具有导电性的膜层,利用单一的工艺即可以达成系统级封装模块的电磁防护的屏蔽功能。
另外,该主基板10的边缘设有至少一个接地孔位101,该导体层121由该覆胶结构12的外缘向内延伸一预定距离以与该接地孔位101形成电性导通,使其具有接地的功能。同时为了加强该系统级封装模块的特性,本发明还利用贴合或是电化学镀膜的方式将一导电膜13成型于该覆胶结构的顶面(如图3A)或是成型于该覆胶结构的顶面及侧面(如图3),因此还具有相当优良的电气特性。
综上所述,本发明具有下列诸项优点:
具有较佳的工艺整合度。本发明所提出的系统级封装(system in package,SIP)模块结构的制造方法可将具有屏蔽功能的导体层以单一工艺的方式成型于覆胶结构的外缘附近,既可形成电磁防护的外壳体,又不影响到覆胶结构内部的绝缘性质,使得整体工艺具有较高的整合度,且达到节省工艺成本的目的。
另一方面,本发明可利用化学掺杂步骤的工艺条件控制导体层的厚度,使得该导体层可配合接地点(接地孔位)的设计而具有接地的效果,也即该导体层可简单的配合电路设计而具有多种功能性。
虽然以上所述仅为本发明的较佳实施例,并非用来局限本发明的专利保护范围,故凡运用本发明说明书及附图内容所作的等效变化,均同理都包含于本发明的权利保护范围内。
Claims (8)
1.一种系统级封装模块结构的制造方法,其特征在于,包括以下步骤:
步骤一:提供一主基板,其上设有至少一个电子元件;
步骤二:将一混合有预定比例的导电塑胶前导物的填充材料披覆于该电子元件上,以形成一覆胶结构;
步骤三:提供一切割步骤,以形成单一的电子元件模块;以及
步骤四:进行一化学掺杂步骤,使所述单一电子元件模块的该覆胶结构的外缘向内形成一导体层。
2.如权利要求1所述的系统级封装模块结构的制造方法,其特征在于:在步骤四,所述单一的电子元件模块的主基板的边缘设有至少一个接地孔位,该导体层与该接地孔位形成电性导通。
3.如权利要求2所述的系统级封装模块结构的制造方法,其特征在于:该填充材料通过一冲模步骤以成型该覆胶结构。
4.如权利要求3所述的系统级封装模块结构的制造方法,其特征在于:该化学掺杂步骤控制掺杂物浓度、掺杂温度、掺杂压力或掺杂湿度以控制该导体层的厚度。
5.如权利要求4所述的系统级封装模块结构的制造方法,其特征在于:在步骤三之前还包括一导电膜成型步骤,以在该覆胶结构的顶面形成一导电膜。
6.如权利要求5所述的系统级封装模块结构的制造方法,其特征在于:该导电膜成型步骤包括贴合、涂布、蒸镀、电镀或无电镀方式形成该导电膜。
7.如权利要求4所述的系统级封装模块结构的制造方法,其特征在于:在步骤四之后还包括一导电膜成型步骤,以在该覆胶结构的顶面及侧面形成一导电膜。
8.如权利要求7所述的系统级封装模块结构的制造方法,其特征在于:该导电膜成型步骤包括贴合、涂布、蒸镀、电镀或无电镀方式形成该导电膜。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2008101657655A CN101685764B (zh) | 2008-09-23 | 2008-09-23 | 系统级封装模块结构的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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CN2008101657655A CN101685764B (zh) | 2008-09-23 | 2008-09-23 | 系统级封装模块结构的制造方法 |
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---|---|
CN101685764A CN101685764A (zh) | 2010-03-31 |
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Family Applications (1)
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---|---|---|---|
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---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109300793B (zh) * | 2018-10-10 | 2024-01-19 | 环维电子(上海)有限公司 | 具有电磁屏蔽结构的Sip模组的制作方法及装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1283214A (zh) * | 1997-11-03 | 2001-02-07 | 赫尔穆特·卡尔 | 塑料材料及导电塑料制品 |
CN1755929A (zh) * | 2004-09-28 | 2006-04-05 | 飞思卡尔半导体公司 | 形成半导体封装及其结构的方法 |
WO2007060784A1 (ja) * | 2005-11-28 | 2007-05-31 | Murata Manufacturing Co., Ltd. | 回路モジュールの製造方法および回路モジュール |
CN101145526A (zh) * | 2006-09-13 | 2008-03-19 | 日月光半导体制造股份有限公司 | 具有电磁屏蔽的半导体封装结构及其制作方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1283214A (zh) * | 1997-11-03 | 2001-02-07 | 赫尔穆特·卡尔 | 塑料材料及导电塑料制品 |
CN1755929A (zh) * | 2004-09-28 | 2006-04-05 | 飞思卡尔半导体公司 | 形成半导体封装及其结构的方法 |
WO2007060784A1 (ja) * | 2005-11-28 | 2007-05-31 | Murata Manufacturing Co., Ltd. | 回路モジュールの製造方法および回路モジュール |
CN101145526A (zh) * | 2006-09-13 | 2008-03-19 | 日月光半导体制造股份有限公司 | 具有电磁屏蔽的半导体封装结构及其制作方法 |
Also Published As
Publication number | Publication date |
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20111130 Termination date: 20150923 |
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EXPY | Termination of patent right or utility model |