CN101685428A - 存储系统及方法 - Google Patents

Abstract

在一实施例中，一种装置包括受配置以控制第一及第二存储组件的一存储控制器。受配置以在该存储控制器与该等存储组件之间传递数据的一点对点数据总线可包括从每一存储组件到该存储控制器的一直接连接。受配置以在该存储控制器与该等存储组件之间传递命令的一菊链地址总线可包括从该第一存储组件到该存储控制器的一直接连接及从该第一存储组件到该第二存储组件的一菊链连接。

Description

存储系统及方法

技术领域

本发明大体关于存储系统的领域。

背景技术

一种存储系统包括经由一地址/命令总线及一数据总线连接到一个或多个存储组件的一存储控制器。该存储控制器通过该地址/命令总线传送命令，以控制哪一存储组件写入由储存于该等存储组件上的数据代表的一存储空间或从其读取。将写入到该等存储组件中的一个的数据通过该数据总线自该存储控制器传送到该等存储组件中的相对应的一个，与此同时，将读取的存储通过该数据总线自该等存储组件中的相对应的一个传送到该存储控制器。

一些现存的存储架构使用自该存储控制器到该等存储组件的多点连接。一多点连接包括来自该存储组件且分支到多个存储组件的交线。交线的该分支产生信号反射，该等信号反射阻止高频操作，因此限制该存储控制器与该等存储组件之间的通量。

现存存储架构的其他问题与容量有关。一存储系统的储存容量受许多因素限制，包括该系统的字组宽度。典型地，一字组等于自该存储控制器延伸的数据总线的比特宽度。

虽然延伸字组宽度能够导致更大的容量，例如一64比特系统大体能够较一32比特系统具有更大的存储容量，但是仍有许多折衷。随着字组宽度的增加，为该等加宽数据总线路由安排变得愈加困难。该复杂数据总线路由安排可能导致数据欠对准，其中数据总线的每一链接上的比特在不同的时间到达一组件。该数据欠对准进一步地阻止高频操作，这再次影响该存储控制器与该等存储组件之间的通量。增加字组宽度的另一折衷是增加接脚数目，这大大增加了制造存储控制器及存储组件的成本。

全缓冲的双行存储模块(FB-DIMM)部分地解决上面讨论的该等限制中的一些。自该存储控制器到一高级存储缓冲区(AMB)的点对点连接取代了该等多点连接。自该存储控制器到该AMB的一串行接口减少了该存储控制器上的接脚数目且简化一些总线路由安排。每一存储组件对全部字组宽度贡献其自己的一部分。

然而，该等FB-DIMM系统引入了它们自己的问题。例如，该存储控制器不能直接写入该等存储组件且必须首先写入AMB，这一般地增加了成本及设计复杂性。另外，该AMB阻止高速操作，因为该AMB的缓冲程序，紧接随后的分析，以及根据一序列的重新传送引入了延时。

一些现存存储系统的又一个问题是，该存储控制器必须具有与每一存储组件的数据宽度匹配的一数据宽度。例如，一个144比特存储控制器与144比特存储相容，意思是该存储控制器的数据接脚数目与每一存储组件的数据接脚数目匹配。因此，装置制造商必须获得与该存储控制器匹配的存储组件，且该存储控制器上的一高接脚数目意指每一存储组件的一高接脚数目。

发明内容

在一实施例中，一种装置包括受配置以控制第一及第二存储组件的一存储控制器。受配置以在该存储控制器与该等存储组件之间传递资料的一点对点资料总线可以包括自每一存储组件到该存储控制器的一直接连接。该点对点资料总线可以是一串列总线。在一实施例中，受配置以在存储控制器与存储组件之间传递命令的一菊链位址总线可以包括自该第一存储组件到该存储控制器的一直接连接及自该第一存储组件到该第二存储组件的一菊链连接。

附图说明

图1说明根据一实施例的具有菊链到一低延时地址总线的存储组件的一点对点存储架构；

图2说明使用图1的点对点存储架构的存储深度扩展；

图3说明用于使用图1的初始存储组件的一流程；

图4说明使用图1的点对点存储架构的存储宽度扩展。

具体实施方式

本申请案的数个范例现在将参考该等附图来描述。本发明的各种其他范例也是可能且实际的。该申请案可以以许多不同的形式来实例化，以及不应被解释为受限于这里所阐明的范例。

图1说明根据一实施例的具有菊链到一低延时地址总线的存储组件的一点对点存储架构。

系统100包括具有到多个存储组件21A及21B的点对点连接的一存储控制器20，该等存储组件21A及21B可以是用于储存的任何类型的离散集成电路。关于地址/命令总线14A、14B，存储组件21A及21B通过菊链连接到存储控制器20，意思是，只有该第一存储组件21A可以直接连接到存储控制器20的一命令接口。然而，关于数据总线13A、13B及15A、15B，存储组件21A及21B中的每一个为直接连接，意思是，存储组件21A及21B的全部可以直接连接到存储控制器20的一数据接口。

该第一存储组件21A包括一电路11，该电路11受配置以直接连贯通过地址总线14A所接收的所有命令。电路11可以是地址/命令接收器17A与地址命令发射器19A之间的一内部连接。因为这些命令可以直接连贯地传送，例如不需要排队及/或缓冲，存储组件21B可以通过总线14B以最小的增加延时接收再传送的命令。应显而易见的是，电路11不承担用以决定哪些命令将要通过连贯的复杂的分析。

在该系统100中，在存储组件21A及21B上的数据接口的宽度是该存储控制器的数据接口的宽度的一部分。例如，点对点数据总线13A及15A可以连接到存储控制器20上的一数据接口的一初始部分，与此同时，剩余的存储组件21B经由该等数据总线13B及15B连接到该数据接口的剩余部分。因此，存储组件21A及21B可以具有存储控制器20的接脚数目的一部分。同样，延伸到每一存储组件21A及21B及自其延伸的数据总线的宽度可以是计算系统的宽度的一部分。

应理解的是，不同于习知的系统，该系统100提供弹性，因为存储组件21A及21B的宽度可以不同于存储控制器20的宽度。该品质允许存储控制器20用软件或电路10配置，其允许控制器20受规划用于与多个存储宽度/深度组合交互运作。一范例将于图2中显示，以说明电路10可如何用来扩展一存储系统的深度。一范例将于图4中显示，以说明电路10可如何用来扩展一存储系统的宽度。

仍参考图1，在该目前系统100中，总线13A、13B、15A及15B是串行总线。然而，应显而易见的是，将上述原理应用到包含平行数据总线的系统是可能且实际的。

同样应理解的是，存储组件21A及21B在架构上可以是相同的。应显而易见的是，其提供了组态简化和制造简化。

该系统100特别适用于使用相对大的字组宽度(例如144比特)的网络环境。在这样一环境中，通过路由安排到每一存储组件的减少的链接数目特别有用。应显而易见的是，与一些习知的系统相比，该系统100使用通过路由安排到每一存储组件的链接数目的1/N，其中N等于使用的存储组件的数目。虽然这里描述的该等原理适用于网络环境及使用相当高比特宽度的其他环境，但是将这里描述的该等原理应用到任何存储系统(诸如32比特存储系统)既是可能的又是实际的。

在网络环境中，将存取的存储组件典型地是静态随机存取存储(SRAM)。然而，应用这里描述的该等原理到包括但不限制于DRAM、快闪存储等的任何类型的存储既是实际的又是可能的。

图2说明使用图1的点对点存储架构的存储深度扩展。

该示范性系统200通过用一80比特存储控制器40对两个40比特存储组件30A及30B操作来扩展存储深度。作为背景，存储深度是指，可用于宽度的每一比特的数目。系统200通过使用两个存储组件而不是一个来存取一字组而使存储深度有效地加倍。以下段落提供系统200中的一写入操作的一范例。

为了使一字组写入存储器，存储控制器40通过接口23发出字组。该字组的第一40比特通过总线13A传送，该总线13A在该范例中是具有5个串联链接的一串行总线。该字组的第二40比特通过同一接口23的一不同部分以及通过其他总线13B来传送。该字组的这两等分分别在接口33A及33B处接收。

控制器40也通过地址总线14A传送一单一写入通讯。该单一写入通讯提供该等存储空间地址以写入该字组。因为地址空间在两个存储组件上延伸，所以该写入通讯中所包含的地址与这两个存储器中的位置相对应。

存储组件30A通过接收器17A接收该写入通讯。存储组件30A在该写入通讯上动作，因为其与组件30A上的一位置相对应，因此将该字组的该第一半写入该本地位置。

电路11也将该写入通讯连贯至该发射器19A以通过总线14B再传送。电路30A经由发射器19A再传送全部写入通讯，而不是花费延时决定该写入通讯的哪一部分与组件30B相对应。该操作与用来自我测试一无线收发器的发射器及接收器的一回路返回技术相似。

组件30B根据来自总线14B的写入通讯写入字组的剩余一半(通过输入接口33B接收)。为了易于制造及可交换性，可能存储组件30B也可以包含电路11，虽然在具有两个组件的该目前范例中没有连接到发射器19B的总线。

一读取命令以一相似的方式操作。在通过总线14A及14B接收读取通讯后，存储组件30A及30B通过接口33A及33B输出所请求的字组。

与数据总线13A、13B及地址总线15A、15B相关联的传送延时可能不同，特别是因为通过连贯命令所增加的延时。因为这个原因及其他的原因，一种补偿技术可用来避免命令及数据的欠对准。例如，存储组件30A可受配置以将一延迟施加于通过总线13A所接收的数据，以使该数据与通过接收器17A接收的命令对准。存储组件30B可将一较长的延迟施加于通过总线13B接收的数据，以使该数据与通过地址总线14B接收的数据对准，因为该命令将较通过存储组件30A接收的命令在稍晚时间接收。该延迟可使用暂存器、先进先出(FIFO)缓冲器或用于施加一延迟的任何其他已知的装置来实现。该延迟可根据存储组件沿菊链的位置在每一存储组件上是可规划的。

可使用的另一种类型的所施加延迟是存储控制器40的延迟，以确保通过总线15A、15B接收的数据能与通过地址总线14A传送的命令相关联。因为存储组件的延迟影响存储控制器40传送命令与反向接收该数据之间的时间差异，存储控制器40所施加的延迟与该等存储组件所施加的延迟相对应。

应显而易见的是，深度扩展可执行，即使是在该等存储组件具有与该存储控制器相同的宽度时。例如，如果存储组件30A及30B制造为80比特组件，接口33A及33B的一半可以切断电源。

应显而易见的是，电路10允许存储控制器40受规划用于上述的深度扩展。因此，控制器40可与例如，一80比特宽度存储组件、两个40比特宽度存储组件、四个20比特宽度存储组件等接口连接。应理解的是，电路10也可用来规划该等存储组件，以使用一减少数目的输入及输出，因此以同一比率增加存储深度，例如在40比特的深度将是在8比特的深度的2倍，而在20比特的深度将是在8比特的深度的4倍。根据该组态，系统200将具有不同的存储深度。

应显而易见的是，系统200可通过用配置用于上述功能的软件更新现存存储控制器来实现。该软件可能导致一延时差异。除此以外，现存控制器不指定任何硬件改变用以自两个或更多组件接收字组。

图3说明用于使用图1的初始存储组件的一流程。

在方块301，该存储组件通过该地址接收接口接收一命令。在方块302，该存储组件将该命令回路返回到一地址传送接口。

在方块303，该存储组件可将一可规划延迟施加到通过数据接口接收的数据。该可规划延迟将使该所接收的数据与通过该地址接收接口接收的命令对准。该延迟的持续时间取决于该存储组件沿菊链的位置。在方块304，如果该命令与一本地地址位置相对应，则该存储组件根据该命令存取一存储位置。

根据系统中所建立的容限及其他因素，诸如至不同存储组件的数据总线的长度差异、操作频率及沿地址总线串联连接的存储组件的总数目，可能不需要方块303。例如，一些系统容许高达十倍于该周期时间的欠对准，例如在具有一10个十亿赫的操作频率的一系统中为10纳秒。

所规划的数量可根据对传播所接收命令的每一存储组件的所量测延时的经验分析来设定。因此，自初始存储组件向外计数，每一存储组件受规划以施加一逐渐变大的可规划延迟，其中串联中的最后一存储组件受规划以施加最大的延迟。

该可规划延迟也可根据输入通过每一存储组件计算。例如，基于指示沿该地址总线串联连接的存储组件的数量的一输入及该串行中的存储组件的位置的一指示，该存储组件能够决定将要施加的一时间延迟。

图4说明使用图1的点对点存储架构的存储宽度扩展。

示范性系统300用来使用存储控制器50上的电路10说明宽度扩展或宽度调整。在该范例中，存储控制器50是可以多个比特宽度模式操作的一160比特存储控制器，该等模式包括由实线指示的一第一80比特模式及由虚线指示的一第二160比特模式。

在该第一模式中，系统300操作作为一80比特宽度的系统。因为控制器50正用40比特存储器41A、41B操作，所以某些总线(45C、45D)及接口43的接口部分可遭去能用于由“x”标记指示的电力节省。应显而易见的是，在该第一模式下的该等数据总线连接中的一些及存储控制器50的一部分已显示用于简化说明。

在第二模式下，系统300可操作作为使用相似硬件的一160比特宽度的系统。特别地，该宽度可以通过使用两个额外的存储器(41C、41D)及通过向该存储控制器的整个数据接口43及所有的数据总线45A-45D提供电力来调整为160比特。应显而易见的是，第二模式下的该等数据总线连接的一些及存储控制器50的一部分显示用于简化说明。

因此，应显而易见的是，电路10提供用于宽度调整的能力。每一模式都可使用电路10来选定，从而允许同一硬件根据使用者偏好及应用需求而用于不同比特宽度的系统。应理解的是，没有对可由电路10提供的模式的数量的限制，例如，电路10可用所利用的存储组件41A配置该系统300用于一第三40比特模式。

以上数个范例已经参考附图描述。本发明的各种其他范例也是可能且实际的。该系统可以用许多不同的形式实例化，且不应被解释为受限于以上所阐明的范例。

上面列出的图式说明该申请案的范例及这些范例的操作。在该等图式中，方块的大小不意欲表示各种实体组件的大小。在同一组件于多个图式中出现时，同一参考数字用来表示出现于该等图示中的该组件。

上述系统能够使用执行该等操作的一些或全部的专用处理器系统、微控制器、可规划逻辑装置或微处理器。上述操作的一些可于软件中实现，以及其他操作可于硬件中实现。

为了方便起见，该等操作遭描述为各种互连功能方块或不同的软件模块。然而，仍可能存在这些功能方块或模块等效地聚集成具有不清晰边界的一单一逻辑装置、程序或操作的情况。在任何情况下，该等功能方块及软件模块或该弹性接口的特征能自己实现，或用硬件或软件与其他操作组合实现。

既已在本发明的实施例中描述及说明了本发明的原理，应显而易见的是，在不违背这些原理的前提下，本揭露可以在配置及细节上进行修改。伴随以下申请专利范围的精神及范围而来的修改、等价及变化受主张。

以上对本发明的描述是说明性的，而非限制性的，本专业技术人员理解，在权利要求限定的精神与范围之内可对其进行许多修改、变化或等效，但是它们都将落入本发明的保护范围内。

Claims (10)

1.一种装置，其特征在于，包含：

受配置以控制第一及第二存储组件的一存储控制器；

受配置以在该存储控制器与该等存储组件之间传递数据的一点对点数据总线，该点对点数据总线具有自每一存储组件到该存储控制器的一直接连接；及

受配置以在该存储控制器与该等存储组件之间传递命令的一菊链地址总线，该地址总线具有自该第一存储组件到该存储控制器的一直接连接及自该第一存储组件到该第二存储组件的一菊链连接。

2.如权利要求1所述的装置，其特征在于，该第一存储组件进一步包含：

连接到该地址总线的一接收器，该接收器受配置以通过该地址总线的该直接连接与该存储控制器通讯；

连接到该地址总线的一发射器，该发射器受配置以通过该地址总线的该菊链连接与该第二存储组件通讯；及

受配置以在内部连接该第一存储组件接收器与该第一存储组件发射器的电路，藉此经由该接收器接收的所有命令会使用该发射器再传送。

3.如权利要求1所述的装置，其特征在于，该存储控制器具有通过该菊链地址总线耦接到该存储控制器的N个存储组件，且每一存储组件具有连接到该数据总线的一数据接口，其中每一数据接口具有该存储控制器的1/N比特宽度。

4.如权利要求3所述的装置，其特征在于，进一步包含：

受配置以设定一存储系统深度的存储控制器电路，如果该存储控制器受设定为深度扩展，则该电路使该存储控制器分配需通过两个存储组件写入的一数据字组，如果该存储控制器未受设定为深度扩展，则该电路使该存储控制器写入该数据字组到该等存储组件的一单一存储组件。

5.如权利要求3所述的装置，其特征在于，进一步包含：

受配置以设定一存储系统宽度的存储控制器电路，如果该存储控制器受设定为宽度扩展，则该电路使该存储控制器通过一本地数据接口的一第一部分来交换数据，如果该存储控制器未受设定为深度扩展，则该电路使该存储控制器通过该本地数据接口的一第二较小部分来交换数据。

6.如权利要求1所述的装置，其特征在于，每一存储组件具有连接到该点对点数据总线的一数据接口，其中如果该装置受设定为深度扩展，则当该等存储组件通过该数据总线与该存储控制器交换数据时，每一数据接口的一部分遭切断电源，其中如果该装置未受设定为深度扩展，则当该等存储组件通过该数据总线与该存储控制器交换数据时，该等全部数据接口受供电。

7.一种本地数据储存组件，其特征在于，包含：

受配置以经由一对点数据总线直接连接到一存储控制器的一数据接口，该数据接口独立于任何中间装置而直接连接到该存储控制器；

受配置以经由一地址总线接收命令的一命令接收接口；

受配置以连接到一远端数据储存组件的一命令传送接口；及

受配置以将通过该接收接口接收的命令传递到该传送接口用于再传送到该远端数据储存组件的电路。

8.如权利要求7所述的本地数据储存组件，其特征在于，该数据接口具有一第一比特宽度且该本地数据储存组件受配置以用一存储控制器操作，该存储控制器具有大于该第一比特宽度的一第二比特宽度，且其中该本地数据储存组件受配置以根据该经再传送的命令读取所储存的数据或写入所接收的数据。

9.一种方法，其特征在于，包含：

在一存储控制器的地址总线上串联连接多个存储组件，该串联中的初始存储组件接收自该存储控制器传送且用于该等存储组件的所有命令；及

连接自该存储控制器到该存储组件的多个数据总线，藉此每一存储组件可独立于其他存储组件而接收需写入的数据。

10.如权利要求9所述的方法，其特征在于，进一步包含：

配置该等存储组件以传播所接收的命令，藉此每一个存储组件接收由所有该等其他存储组件所接收的相同的命令；及

配置该等存储组件来施加可规划的延迟，以使所接收的数据与所接收的命令对准，其中该等存储组件受配置以施加多个不同的、逐渐变大的延迟，其以该串联中的一初始存储组件受配置以施加最小的延迟开始，且以该串联中的一最后存储组件受配置以施加最大的延迟结束。

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