CN101662277A - 适应性电压偏压控制系统及集成电路 - Google Patents

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Abstract

本发明提供一适应性电压偏压控制系统及集成电路。该集成电路包括一频率检测器耦接一逻辑电路；一供应电压调节器耦接该频率检测器，用以依照自该频率检测器来的一频率错误而提供一适应性电压供应至该逻辑电路；以及一基体偏压调节器耦接该频率检测器，用以依照该频率错误而提供一适应性基体偏压至该逻辑电路。本发明可以有效降低功率消耗，并且结构简单，制造成本低。

Description

适应性电压偏压控制系统及集成电路
技术领域
本发明涉及集成电路，还涉及适应性电压偏压控制系统。
背景技术
集成电路(Integrated circuit，IC)的设计与应用中，功率消耗一直是备受关注及充满挑战的课题。各种方法被用来减低功率消耗，举例而言，可在集成电路中采用双电源。现有的技术中，电力减缩技术既包括减少有功功率(active power)(例如多重电压供应(Multiple Voltage Supply)技术)，同时也包括减少泄漏功率(leakage power)(例如混合阈值电压(Mixed Vt)技术)。此外，由于先进工艺的小几何因素，使得电路效能对工艺的变动更加敏感。虽然这些方法在某些方面符合要求，但却无法在各方面都令人满意。举例而言，这些现有技术可能因为工艺变异的关系而无法有效地将功率消耗最小化。为了缩减整体电力，常需两个或两个以上的功率减缩技术，如此使设计更趋复杂，并且显著地提高了制造成本。此外，现有的技术仍欠缺统一的方法能在降低功率消耗的同时兼顾工艺变异。
发明内容
为了解决现有技术存在的上述问题，本发明提供一集成电路，包括一频率检测器耦接一逻辑电路；一供应电压调节器耦接该频率检测器，用以依照自该频率检测器来的一频率错误而提供一适应性电压供应至该逻辑电路；以及一基体偏压调节器耦接该频率检测器，用以依照该频率错误而提供一适应性体偏压至该逻辑电路。
本发明另提供适应性电压偏压控制系统，包括一频率检测器，耦接一逻辑电路；一适应性控制器耦接至该频率检测器；一第一电压调节器耦接该频率检测器，用以提供一动态电压供应至该逻辑电路；以及一第二电压调节器，耦接该频率检测器，用以提供一动态电压偏压至该逻辑电路的一基体区。
本发明可以有效降低功率消耗，并且结构简单，制造成本低。
附图说明
图1表示运行集成电路的一种方法；
图2表示运行集成电路的另一种方法；
图3为依照本发明于集成电路中运行适应性电压供应的方法；
图4为依照本发明于集成电路中运行适应性基体偏压的方法；
图5为依照本发明于集成电路中运行适应性电压偏压的方法；
图6为依照本发明于集成电路中运行适应性电压偏压的方法；
图7为依照本发明于集成电路中运行适应性电压偏压控制系统的方法。
上述附图中的附图标记说明如下：
100～反相器；
102～nFET；
104～pFET；
110～反相器；
112～nFET；
114～pFET；
120～反相器；
122～nFET；
124～pFET；
140～适应性电压偏压控制系统；
142～逻辑电路；
144～电压供应调节器；
146～基体偏压调节器。
具体实施方式
下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以所附的权利要求为准。
图1至图7依据本发明各种实施例为具有适应性电压偏压结构的各种集成电路示意图。适应性电压偏压控制系统，以及操控逻辑电路于适应性电压偏压的方法将参照图1至图7一并说明。
图1表示运行集成电路的一种方法。在一多重电压供应(Multiple VoltageSupply，MVS)方法中，依照集成电路的功能性而将其划分成多个功率区域，如图1所示。举例而言，该集成电路划分成功能区1、功能区2、…、和功能区n等多个功能区。其电压供应可通过一功率栅控电路而分别地调整，进而降低整体功率消耗。
图2表示运行集成电路的另一种方法。此方法依照图2中所示的装置将该集成电路划分成多个阈值电压域(threshold domain)。举例而言，该集成电路划可分成功能区1、功能区2、…、和功能区n等多个功能区。各功能区中的装置具有相同的阈值电压。其电压供应依照各功能区的阈值电压(Vt)而分别提供各功能区一电压电平。此混合阈值电压(Mixed Vt)技术使用各种Vt装置以降低整体泄漏功率。在一实施例中，可于关键路径(critical path)上配置标准Vt装置以满足效能需求，而在非关键路径上则使用高Vt装置以限制泄漏电流。
图3为依照本发明于集成电路中运行适应性电压供应(adaptive voltagesupply，AVS)的方法。在一实施例中，集成电路包括一逻辑电路，而该逻辑电路又具有多个场效应晶体管(field effect transistor，FET)。在一实施例中，所述多个FET为金属氧化物半导体场效应晶体管(metal-oxide-semiconductorFETs，MOSFET)。在其他实施例中，该逻辑电路包括如图3所示的一反相器100。该反相器100包括一n型FET(nFET)102及一p型FET(pFET)104。该nFET 102的栅极及该pFET 104的栅极连接至一输入端，而该nFET 102的漏极与该pFET 104的漏极则连接至一输出端。此外，该nFET 102的源极连接至一较低电源线VSS。该pFET 104的源极连接至一较高电压VDD。该nFET 102的基体(substrate)被偏压至VSS而该pFET 104的基体被偏压至VDD。特别的是，该电压VDD为一动态值而非一固定值。在此方法与组态中，为了减缩有功功率，该适应性电压供应依照该运行状态而动态地调整该电压供应VDD。在另一实施例中，该电压VSS为一动态值而非一固定值。在此情况下，该适应性电压供应依照该运行状态而动态地调整该电压供应VSS。
图4为依照本发明于集成电路中运行适应性基体偏压(adaptive bodybias，ABB)的方法。在一实施例中，集成电路包括一逻辑电路，而该逻辑电路又具有多个场效应晶体管(FET)。在其他实施例中，该逻辑电路包括如图4所示的一反相器110。该反相器110包括一nFET 112及一pFET 114。该nFET112的栅极及该pFET 114的栅极连接至一输入端，而该nFET 112的漏极与该pFET 114的漏极则连接至一输出端。此外，该nFET 112的源极连接至一较低电源线VSS。该pFET 114的源极连接至一较高电压VDD。该nFET 112的基体(substrate)被偏压至电压VBN而该pFET 114的基体被偏压至电压VBP。特别的是，该电压VBN与VBP为动态电压。该ABB依照该运行状态而动态地调整该基体电压(VBP/VBN)。该ABB方法通过修改pFET 114与nFET 112的基体偏压(VBP/VBN)来适应并补偿工艺变异，进而符合效能需求的目标。
在一实施例中，AVS和/或ABB可通过统一的方法来实现。在其他AVS和/或ABB的实施例中，动态电压供应与动态pFET基体偏压具有降低功率消耗、减轻工艺变异所造成的影响等优点。在各种实施例中，工艺变异及其造成的结果包括：栅极长度变异(gate length variation)、渗杂质浓度变异(doping concentration variation)、或栅极介电层厚度变异(gate dielectricthickness variation)。在各种状况中呈现一个或一个以上的优点。这些优点包括同时降低有功功率及泄漏功率而不导致效能衰退、无需额外的制造步骤即能降低工艺变异并改善效能良率、无需对电路布局进行复杂的更动即可轻易整合这些技术于电流设计流程、并且可仅靠调校电压供应及PMOS基体偏压而达到简化控制的目的。
图5为依照本发明于集成电路中运行适应性电压偏压(adaptive voltagebias，AVB)的方法。在一实施例中，集成电路包括一逻辑电路，而该逻辑电路又具有多个FET。在其他实施例中，该逻辑电路包括如图5所示的一反相器120。该反相器120包括一n型FET(nFET)122及一p型FET(pFET)124。该nFET 122的栅极及该pFET 124的栅极连接至一输入端，而该nFET 122的漏极与该pFET 124的漏极则连接至一输出端。此外，该nFET 102的源极连接至一较低电源线VSS。该pFET 124的源极连接至一较高电源线VDD。该nFET 122的基体(substrate)被偏压至VSS而该pFET 124的基体被偏压至VBP。特别的是，该电压VDD为一动态值而非固定值，且该电压VBP也是一动态值而非固定值。该AVB同时使用AVS及ABB技术而动态地调整该电压供应及pFET基体偏压VBP以减缩整体功率并将工艺变异最小化。由于仅pFET基体偏压VBP被更动，故无需增加其他的制造步骤(例如，三重N型阱)去隔离NMOS基体。
图6为依照本发明于集成电路中运行适应性电压偏压(adaptive voltagebias，AVB)的方法。集成电路130包括如功能区1、功能区2、…、和功能区n等多个功能区。各功能区包括一对应其功能区的独立阈值电压，例如装置Vt#1、装置Vt#2、…、及装置Vt#n。各功能区块可以该AVB方法运行。在此情况下，AVB方法使用与该混合阈值电压技术相似的多个Vt装置。该AVB方法在关键路径上使用低Vt装置，并在非关键路径上使用标准Vt装置，其提供低的供应电压以减缩有功及泄漏功率，进而达成效能需求目标。
图7为依照本发明一个或一个以上的实施例而于集成电路中运行适应性电压偏压控制系统140的方法。在一实施例中，集成电路包括一逻辑电路142，而该逻辑电路又具有多个FET。在另一实施例中，该逻辑电路包括一个或一个以上的反相器，其与图5所示的反相器120相似。在另一实施例中，所述FET包括一个或一个以上的金属氧化物半导体场效应晶体管(metal-oxide-semiconductor FETs，MOSFET)，如nMOS或pMOS晶体管。在另一实施二中，所述MOSFET使用金属作为栅极电极，而使用高介电质材料(high k material)作为栅极介电层。
该适应性电压偏压控制系统140包括多个功能模块。该适应性电压偏压控制系统140包括一频率检测器连接至该集成电路142。该频率检测器用以将该集成电路的运行频率fvco与一参频频率fref作比较。在一实施例中，该运行频率fvco乃由一内部取样电路所产生，举例而言，该取样电路可以是该集成电路的一环型振荡器或一数据路径。一实施例中，可以设定ferr＝fref-fvco。在一实施例中，若ferr＜0，则该运行状态为低速，若ferr＞0，则该运行状态为高速，若ferr＝0，则该运行状态为正常。
该适应性电压偏压控制系统140包括一适应性控制器。在一实施例中，该适应性控制器用以依照运行状态调整其参考频率fref。举例而言，该fref由具有固定频率的信号源所产生。而后，该适应性控制器依照运行状态调整fref。在另一实施例中，该运行状态可随不同的应用方式，由运行于不同模式(快速、慢速或正常模式)的系统所决定。为了说明起见，在一实施例中，若该fref为10MHz，则该适应性控制器会在与fvo比较前，将该fref调整至1MHz(慢速)、5MHz(正常)或10MHz(快速)。其他的运行状态则保持待命。在该适应性控制器调整该fref后，该频率检测器于是产生该频率错误ferr。
该适应性电压偏压控制系统140包括一电压供应调节器144及一基体偏压调节器146。如图7所示，该电压供应调节器144同样被标示为“VDD调节器”，而该基体偏压调节器146则标示为“VBP调节器”。该频率检测器产生该频率错误ferr，并将该ferr提供至该电压供应调节器144及该基体偏压调节器146。
在一实施例中，该电压供应调节器144及该基体偏压调节器146各包括一回路滤波器、一FET控制器、一驱动器及一电流比较器。该回路滤波器依据一查表方法而将ferr转换成一等效电压错误。其将该电压错误转译成给FET控制器的控制指令。该FET控制器控制一驱动器，例如控制一功率FET，以提供一电压(供应电压或基体偏压电压)至该逻辑电路。该电流比较器用以消除该对应调节器的一电压偏移。因此，该适应性电压偏压控制系统动态地调整该电源功应VDD及该基体偏压电压VBP以同时降低有功功率及泄漏功率。该工艺变异也因此获得补偿，工艺变异对电路造成的影响减轻进而改善效能。
提供表1作为说明。表1依照一个或一个以上实施例表示AVB方法的基本AVB运行。在该表中，VDD表示电压供应而VBP表示pFET基体偏压。符号“+”及“-”及“NOP”表示对该逻辑电路的各种适应性控制。其中“-”表示逆向偏压，“+”表示顺向偏压，而“NOP”表示不进行运行。表中的各种元素X/X定义为PMOS/NMOS的偏压状态。其可进一步区分为：弱顺向偏压的“f”、强顺向偏压的“F”、弱逆向偏压的“b”、强逆向偏压的“B”及不进行运行的“N”。同样提供表2作为说明。依照各种VDD/VBP组态，该逻辑电路可运行于不同的偏压模式以将工艺变异最小化。表2依照一个或一个以上实施例表示各种运行模式，如该AVB方法中的快速、慢速或正常模式。在其他实施例中，可依照运行模式(例如：快速(Fast)、正常(Normal)、慢速(Slow))采用相似的VDD/VBP组态来调整该电压供应，进而降低功率耗散，如表2所示。在一待命模式中，VDD和/或VBP被进一步减低以最小化其待命电流。
表1、适应性电压偏压运行
Figure G2009101674532D00071
表2、运行模式运行
在表1中，其表示基本AVB运行，其中VDD为电压供应而VBP为PMOS基体偏压。X/X定义为PMOS/NMOS偏压状态。
其进一步区分成：弱(f)/强(F)顺向偏压，及弱(b)/强(B)逆向偏压。
依照各种VDD/VBP组态，该逻辑电路可运行于不同偏压模式以最小化工艺变异。
此外，该电压供应可依照运行模式(例如：快速、正常、慢速)采用相似的VDD/VBP组态来降低功率耗散，如表2所示。
在待命模式中，VDD/VBP被进一步减低以最小化其待命电压。
该适应性电压偏压控制电路140及各种适应性电压偏压方法仅作为不同实施例，本发明所揭示的各种适应性电压方法同样可于所述实施例中实施。举例而言，该AVB方法可对pFET电源供应、pFET基体电压及nFET电压供应提供动态电压组合。在其他例子中，实施该适应性电压偏压方法的集成电路、或连接该适应性电压偏压控制电路的集成电路中可包括一个或一个以上的场效应晶体管(FET)。所述FET可包括各种MOS晶体管。在其他例子中，所述MOS晶体管使用高介电质材料作为栅极介电层而金属作为栅极电极。该集成电路可包括一个或以一个以上的反相器。该集成电路可包括一应变半导体(strained semiconductor)结构、异质半导体(hereo-semiconductor)装置或一无应力绝缘(stress-free isolation)结构。
本发明具有各种应用。举例而言，集成电路包括一LCD驱动电路、一图像感测电路、一动态随机存取存储器(dynamic random access memory，DRAM)晶胞、一单电子晶体管(single electron transistor，SET)、和/或其他微电子装置(此处统称为微电子装置)。在其他实施例中，集成电路包括FinFET晶体管。本发明当然也可应用或适用于其他型式的晶体管，例如多栅极晶体管，也运用于多种用途中，包括感测器晶胞、存储晶胞、及其他装置。
因此，本发明提供的集成电路包括耦接于一逻辑电路的一频率检测器；耦接于该频率检测器的一供应电压调节器，该供应电压调节器依照自该频率检测器来的一频率错误而提供一适应性电压供应至该逻辑电路；以及耦接该频率检测器的基体偏压调节器，该基体偏压调节器用以依照该频率错误而提供一适应性体偏压至该逻辑电路。
根据所揭示集成电路的一个或一个以上实施例，该频率检测器用以从该逻辑电路上收集一运行频率；并依据该运行频率与一参考频率的一差值而产生该频率错误。所揭示的集成电路还包括一适应性控制器，其耦接该频率检测器并用以依据一运行状态调整该参考频率。该运行状态与一模式相关，而该模式乃由具有一快速模式、一慢速模式及一正常模式的群组中选出。该供应电压调节器用以动态地提供该适应性电压供应至该逻辑电路。该基体偏压调节器用以动态地提供该适应性体偏压至该逻辑电路。该逻辑电路包括一金属氧化物半导体场效应晶体管(MOSFET)。该逻辑电路还包括一反相器，该反相器具有一n型MOSFET(nMOSFET)及一p型MOSFET(pMOSFET)。该供应电压调节器提供该适应性电压供应至该pMOSFET的一源极区。该基体偏压调节器提供该适应性体偏压至该pMOSFET的一基体区。该供应电压调节器及该基体偏压调节器各包括一回路滤波器，其耦接至该频率检测器用以将该频率错误转换成一等效电压错误；一场效应晶体管(FET)控制器，其耦接该回路滤波器；以及一驱动器耦接该FET控制器，用以提供一电压至该逻辑电路。该供应电压调节器及该基体偏压调节器各包括一电流比较器，该电流比较器耦接该对应的驱动器，用以消除该对应调节器的一电压偏移。所揭示的集成电路可包括一个或一个以上的模块，用以控制一第二逻辑电路。相似地，一第二模块包括一第二频率检测器，耦接该第二逻辑电路；一第二供应电压调节器耦接该第二频率检测器，用以依照自该第二频率检测器来的一第二频率错误而提供一第二适应性电压供应至该第二逻辑电路；以及一第二基体偏压调节器耦接该第二频率检测器，用以依照该第二频率错误而提供一第二适应性体偏压至该第二逻辑电路。
本发明也提供一适应性电压偏压控制系统的其他实施例。该系统包括一频率检测器，耦接一逻辑电路；一适应性控制器耦接至该频率检测器；一第一电压调节器耦接该频率检测器，用以提供一动态电压供应至该逻辑电路；以及一第二电压调节器耦接该频率检测器，用以提供一动态电压偏压至该逻辑电路的一基体区。
此处进一步提供所揭示系统的各种实施例。该频率检测器用以依照一参考频率与该逻辑电路的一运行频率而提供一频率错误至该第一及第二电压调节器。该适应性控制器用以依照一运行状态而进一步调整该参考电压。该运行状态为包括一快速状况、一慢速状况及一正常状况的群组中所选出的一个。该第一电压调节器用以依照该频率错误提供该动态电压供应至该逻辑电路。该第二用以依照该频率错误提供该动态电压偏压至该逻辑电路的该基体。所揭示的适应性电压偏压控制系统用以降低有功功率、泄漏功率，并改善工艺变异对效能的影响。
本发明也提供运行于一集成电路的方法的实施例。该方法包括施加一第一动态电压至一场效应晶体管(FET)；以及施加一第二动态电压至该FET作为基体偏压。
在各种实施方式中，本发明进一步包括：依据一运行频率与一参考频率而产生一频率错误；依照该频率错误而由一第一电压调节器产生该第一动态电压；依照该频率错误而由一第二电压调节器产生该第二动态电压。本方法还包括依照一运行状态而于该频率错误产生前调整该参考频率。该运行状态与一模式相关，该模式由具有一快速模式、一慢速模式及一正常模式的群组中选出。施加第一及第二动态电压的方式包括以动态的方式将述该第一及第二动态电压其中一个施加于该FET上，以降低有功功率、泄漏功率并改善工艺变异对效能的影响。
本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一集成电路，包括：
一频率检测器，耦接一逻辑电路；
一供应电压调节器，耦接该频率检测器，用以依照自该频率检测器来的一频率错误而动态地提供一适应性电压供应至该逻辑电路；以及
一基体偏压调节器，耦接该频率检测器，用以依照该频率错误而动态地提供一适应性体偏压至该逻辑电路。
2.如权利要求1所述的集成电路，其中该频率检测器用以：
从该逻辑电路上收集一运行频率；以及
依据该运行频率与一参考频率的一差值而产生该频率错误。
3.如权利要求2所述的集成电路，还包括一适应性控制器耦接该频率检测器并用以依据一运行状态调整该参考频率，其中该运行状态与一模式相关，该模式由具有一快速模式、一慢速模式及一正常模式的群组中选出。
4.如权利要求1所述的集成电路，其中该逻辑电路包括一金属氧化物半导体场效应晶体管，而该逻辑电路还包括一反相器，该反相器具有一nMOSFET及一pMOSFET。
5.如权利要求4所述的集成电路，其中该供应电压调节器提供该适应性电压供应至该pMOSFET的一源极区。
6.如权利要求4所述的集成电路，其中该基体偏压调节器提供该适应性体偏压至该pMOSFET的一基体区。
7.如权利要求1所述的集成电路，其中该供应电压调节器及该基体偏压调节器还包括：
一回路滤波器，耦接至该频率检测器，用以将该频率错误转换成一等效电压错误；
一FET控制器，耦接该回路滤波器；以及
一驱动器，耦接该FET控制器，用以提供一电压至该逻辑电路。
8.如权利要求7所述的集成电路，其中该供应电压调节器及该基体偏压调节器还包括一电流比较器，该电流比较器耦接该对应的驱动器，用以消除该对应调节器的一电压偏移。
9.如权利要求1所述的集成电路，还包括：
一第二频率检测器，耦接一第二逻辑电路；
一第二供应电压调节器，耦接该第二频率检测器，用以依照自该第二频率检测器来的一第二频率错误而提供一第二适应性电压供应至该第二逻辑电路；以及
一第二基体偏压调节器，耦接该第二频率检测器，用以依照该第二频率错误而提供一第二适应性体偏压至该第二逻辑电路。
10.一适应性电压偏压控制系统，包括：
一频率检测器，耦接一逻辑电路；
一适应性控制器，耦接至该频率检测器；
一第一电压调节器，耦接该频率检测器，用以提供一动态电压供应至该逻辑电路；以及
一第二电压调节器，耦接该频率检测器，用以提供一动态电压偏压至该逻辑电路的一基体区。
11.如权利要求10所述的适应性电压偏压控制系统，其中该频率检测器用以依照一参考频率与该逻辑电路的一运行频率而提供一频率错误至该第一及第二电压调节器。
12.如权利要求11所述的适应性电压偏压控制系统，其中该适应性控制器用以依照一运行状态而进一步调整该参考电压，其中该运行状态为包括一快速状况、一慢速状况及一正常状况的群组中所选出的一个。
13.如权利要求11所述的适应性电压偏压控制系统，其中该第一电压调节器用以依照该频率错误提供该动态电压供应至该逻辑电路。
14.如权利要求11所述的适应性电压偏压控制系统，其中该第二用以依照该频率错误提供该动态电压偏压至该逻辑电路的该基体。
15.一种如权利要求1所述的集成电路所构成的系统，用以减缩有功功率、泄露功率及改善工艺变异对效能的影响。
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