CN101645551B - 叠层式电连接器 - Google Patents

Abstract

本发明披露一种叠层式电连接器，包括一第一连接器、一第二连接器以及一导电外壳。该第一连接器包括一第一信号连接部以及一第一组焊接脚，该第一组焊接脚沿一方向延伸。该第二连接器包括一第二信号连接部以及一第二组焊接脚，该第二组焊接脚沿该方向延伸。该第一连接器堆叠于该第二连接器。该导电外壳包括一第一开口、一第二开口以及一第三开口。该导电外壳包覆该第一连接器以及该第二连接器，该第一信号连接部穿过该第一开口，该第二信号连接部穿过该第二开口，并且该组第一焊接脚以及该组第二焊接脚暴露于该第三开口。以此，该导电外壳可屏蔽外部干扰，使得该电连接器于叠层结构下仍可进行可靠的信号传输。

Description

叠层式电连接器

技术领域

本发明涉及一种叠层式电连接器，特别涉及一种具有全屏蔽的叠层式电连接器。

背景技术

随着电子科技的发展，电脑周边设备种类日益增加，即使是同类功能的设备，其使用的连接接口亦有多数种规格。由于主板及容置主板的机壳的几何条件限制，欲将所有连接接口均独立设置于主板的周边，势不可行。因此，目前已有叠层式电接器上市，然而其仅单纯地将各自的连接器堆叠起来，对主板的总接脚面积亦仅为各自独立的面积相加而已。另外，独立的连接器堆叠起来后，传导信号的端子(接脚)外露的部分将更多，亦即信号受干扰的机会将更大，尤其是对被堆叠在上方(离主板较远)的连接器影响更大。

因此，现有的叠层式电连接器的改进仅为节省主板可用且有限的周边，于主板上相对应的脚印(footprint)配置面积，实际上并无减少，此对于主板日益缩小的趋势并无多大助益。

发明内容

有鉴于此，本发明的目的在于提供一种叠层式电连接器，具有全屏蔽功能以及适用较小的脚印配置面积，以改善现有技术的缺陷。

本发明提供一种叠层式电连接器，包括一第一连接器、一第二连接器以及一导电外壳。该第一连接器包括一第一信号连接部以及一第一组焊接脚，该第一组焊接脚沿一方向延伸。该第二连接器并且包括一第二信号连接部以及一第二组焊接脚，该第二组焊接脚沿该方向延伸。该第一连接器堆叠于该第二连接器，上述第二连接器为影像图形阵列连接器，上述第二信号连接部包括多个信号接点，并排成三排，上述第二组焊接脚与上述信号接点电性连接，并排成两排，且上述第二信号连接部的相邻两排信号接点电性连接上述第二组焊接脚中的一排焊接脚。该导电外壳包括一第一开口、一第二开口以及一第三开口，该导电外壳包覆该第一连接器以及该第二连接器，使得该第一信号连接部穿过该第一开口，该第二信号连接部穿过该第二开口，并且该第一组焊接脚以及该第二组焊接脚暴露于该第三开口。以此，该导电外壳可屏蔽外部干扰，使得该电连接器于叠层结构下仍可进行可靠的信号传输。

当本发明的叠层式电连接器应用于一影像图形阵列(Video GraphicsArray，VGA)连接器以及一数字视频接口(Digital Visual Interface，DVI)连接器，并且该VGA连接器较该DVI连接器靠近该第三开口时，该VGA连接器的焊接脚可由现有的三排排列改成二排排列，进而使该叠层式电连接器的厚度可再缩小。于一具体实施例中，该导电外壳垂直该方向的整体厚度，该厚度可小于12mm。

因此，本发明的有益技术效果在于，本发明的叠层式电连接器具有全屏蔽结构，可有效防止电磁干扰，并且可通过适当的焊接脚排列，以缩短该叠层式电连接器的厚度，减少所需脚印配置，有利于实现与其连接的电路板小型化的目的。

关于本发明的优点与精神可以通过以下的发明详述及附图得到进一步的了解。

附图说明

图1所示为根据本发明的一较佳具体实施例的叠层式电连接器的立体图。

图2所示为叠层式电连接器的仰视图。

图3所示为叠层式电连接器的局部分解图。

图4所示为导电外壳的局部展开示意图。

图5所示为具接点标示的第二信号连接部的主视图。

图6所示为适用于叠层式电连接器的电路板的脚印配置示意图。

具体实施方式

请参阅图1、图2及图3。图1所示为根据本发明的一较佳具体实施例的叠层式电连接器1的立体图，图2所示为叠层式电连接器1的仰视图，图3所示为叠层式电连接器1的局部分解图。叠层式电连接器1包括第一连接器12、第二连接器14、框架16以及导电外壳18。该第一连接器12以及该第二连接器14以该框架16连接，导电外壳18同时包覆第一连接器12、第二连接器14及框架16。

其中，第一连接器12包括第一信号连接部122以及第一组焊接脚124(择一标示)，第一组焊接脚124沿方向X延伸。第二连接器14包括第二信号连接器142以及第二组焊接脚144(择一标示)，第二组焊接脚144亦沿方向X延伸。导电外壳18包括第一开口182、第二开口184及第三开口186，并且具有一平表面S，平行方向X。第一开口182以及第二开口184位于平表面S上。第一信号连接部122穿过第一开口182，并且第一连接器12的接地壳126接触导电外壳18。第二信号连接部142穿过第二开口184，并且第二连接器14的接地壳146亦接触导电外壳18。第一组焊接脚124及第二组焊接脚144均暴露于第三开口186。此外，第一连接器12还包括两个固定柱128及对应固定柱128的两个螺孔130。固定柱128包括六角柱体128a、螺丝部128b以及螺孔128c(于图3中，择一标示)。导电外壳18于平表面S上包括两个固定孔188，对应第一连接器12的螺孔130。通过将固定柱128的螺丝部128b旋入螺孔130中，可将导电外壳18夹持于接地壳126与固定柱128的六角柱体128a之间；螺孔128c则可供外接连接器固定之用。

同理，第二连接器14还包括两个固定柱148及对应固定柱148的两个螺孔140。固定柱148包括六角柱体148a、螺丝部148b以及螺孔148c(于图3中，择一标示)。导电外壳18于平表面S上包括两个固定孔190，其对应第二连接器14的螺孔140。同样地，通过将固定柱148的螺丝部148b旋入螺孔140中，可将导电外壳18夹持于接地壳146与固定柱148的六角柱体148a之间，并且螺孔148c亦可供外接连接器固定之用。其中固定孔190与前述固定孔188不同之处在于，固定孔188为独立形成，而固定孔190则与第二开口184结合形成，但本发明不以此为限，其视实际设计需求而定。

补充说明，第一开口182的轮廓匹配第一信号连接部122，第二开口184的轮廓匹配第二信号连接部124。以此，导电外壳18可与第一连接器12及第二连接器14密贴，以实现较完整的包覆，进而提供较全面性的屏蔽功能。于该较佳具体实施例中，若无导电外壳18的设置，于外部信号频率115MHz至667MHz的范围下，叠层式电连接器1将受到可高达10dB以上的电磁干扰；而具有导电外壳18的叠层式电连接器1于相同的外部信号频率范围下(甚至高达至983MHz)，所受最高的电磁干扰仅-2.6dB。明显地，本发明的叠层式电连接器1可有效解决叠层连接器而产生更形严重的电磁干扰问题。

请并参阅图3及图4。图4所示为导电外壳18的局部展开示意图。根据该较佳具体实施例，导电外壳18为一体成型并包括多个接地焊接脚192，用于焊接至电路板上的接地电路以提供屏蔽功能。导电外壳18包括多个卡持孔194a以及对应的弹片194b；当导电外壳18弯折成形时，卡持孔194a卡持对应的弹片194b，以形成结构稳定的屏蔽外壳。基于类似理由，导电外壳18还包括多个弹片198，自导电外壳18的侧壁196朝向第一开口182(亦即第二开口184或平表面S)延伸。于导电外壳18与框架16组合后，框架16的侧壁162或凹口164可卡持弹片198，有助于导电外壳18相对于框架16(甚至是第一连接器12及第二连接器14)的固定。补充说明的是，图3并非精确显示叠层式电连接器1的组装示意图。换句话说，图3中导电外壳18于组装至第一连接器12及第二连接器14前，其应展开为如图4所示的形态；于第一开口182及第二开口184分别套至第一信号连接部122及第二信号连接部142后，利用卡持孔194a、弹片194b扣合成图1所示的形态。

根据该较佳具体实施例，第一连接器12为DVI连接器，第二连接器14为VGA连接器。请并参阅图1及图2，显见地，第二连接器14的第二信号连接部142包括15个信号接点，排成三排，并且分别与第二组焊接脚144电性连接；而第二组焊接脚144则排列成二排，不同于现有排成三排的情形，以此缩小第二组焊接脚144于电路板上所需的脚印面积。

请参阅图5及图6。图5所示为具有接点标示的第二信号连接部142的主视图，图6所示为适用叠层式电连接器1的电路板3的脚印配置示意图。电路板3上形成有15个供第二组焊接脚144用的孔32、30个供第一组焊接脚124用的孔34以及4个供接地焊接脚192用的孔36(均择一标示)，图6并且标示出孔32对应的接点标示，以显示各信号接点经由第二组焊接脚144与电路板3的孔32的对应关系，其中孔32排列成二排。

显而易见，第二信号连接部142的第一排信号接点(接点标示1至5)对应电路板3的第一排孔32，而第二排及第三排信号接点(接点标示6至15)则交错对应电路板3的第二排孔32。换句话说，图2中显示的第二组焊接脚144中的第二排(5个焊接脚)即对应电路板3的第一排孔32；而第二组焊接脚144中的第一排(10个焊接脚)即对应电路板3的第二排孔32。并且，于第二组焊接脚144中的第二排中的相邻两个焊接脚的中心距离约为1.14mm，或电路板3的第二排孔32的相邻两个孔中心距离约为1.14mm，例如标示7及11的孔32。

于另一具体实施例中，不同于前述较佳具体实施例，其为将电性连接至第二信号连接部142的第一排信号接点及第二排信号接点(接点标示1至10)的第一组焊接脚144，整合成一排；而将电性连接至第二信号连接部142的第三排信号接点(接点标示11至15)的第一组焊接脚144，直接组成另一排。此时，电路板3的孔32亦需对应地配置。由此可知，本发明可轻易地将对应相邻两排信号接点的第二组焊接脚144以直接交错的方式整合成一排，以缩小第二组焊接脚144所需的脚印配置面积，而非对信号接点(三排)整体重新平均安排第二组焊接脚144成两排的配置，而徒增第二连接器14的制造困难及电路板3的布线困难。

补充说明，由于叠层式电连接器1的第二连接器14具有较小的所需脚印面积，因此叠层式电连接器1(或导电外壳18)沿垂直平表面S的方向具有一厚度(参阅图3中标示W所示)，该厚度小于12mm。

综上所述，本发明的叠层式电连接器具有全屏蔽结构，可有效解决因叠层连接器而更形严重的电磁干扰问题，并且可通过简单交错排列对应相邻两排信号接点的焊接脚，以轻易地缩小该叠层式电连接器的厚度，减少所需脚印配置，有利于实现与其连接的电路板小型化的目的。

通过以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所披露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具有等同性的安排于本发明所欲申请的权利要求书的范畴内。因此，本发明所申请的权利要求书的范畴应该根据上述的说明作最宽广的解释，以致使其涵盖所有可能的改变以及具有等同性的安排。

Claims (14)

1.一种叠层式电连接器，其特征是，上述叠层式电连接器包括：

第一连接器，上述第一连接器包括第一信号连接部以及第一组焊接脚，上述第一组焊接脚沿一方向延伸；

第二连接器，上述第二连接器包括第二信号连接部以及第二组焊接脚，上述第二组焊接脚沿上述方向延伸，上述第一连接器堆叠于上述第二连接器，上述第二连接器为影像图形阵列连接器，上述第二信号连接部包括多个信号接点，并排成三排，上述第二组焊接脚与上述信号接点电性连接，并排成两排，且上述第二信号连接部的相邻两排信号接点电性连接上述第二组焊接脚中的一排焊接脚；以及

导电外壳，上述导电外壳包括第一开口、第二开口以及第三开口，上述导电外壳包覆上述第一连接器以及上述第二连接器，上述第一信号连接部穿过上述第一开口，上述第二信号连接部穿过上述第二开口，并且上述第一组焊接脚以及上述第二组焊接脚暴露于上述第三开口。

2.根据权利要求1所述的叠层式电连接器，其特征是，上述第一连接器包括接地壳，上述接地壳接触上述导电外壳。

3.根据权利要求1所述的叠层式电连接器，其特征是，上述导电外壳包括固定孔于上述第一开口附近，上述第一连接器包括固定柱，上述固定柱穿过上述固定孔以将上述导电外壳固定于上述第一连接器。

4.根据权利要求1所述的叠层式电连接器，其特征是，上述第一开口的轮廓匹配上述第一信号连接部，上述第二开口的轮廓匹配上述第二信号连接部。

5.根据权利要求1所述的叠层式电连接器，其特征是，上述导电外壳为一体成型。

6.根据权利要求1所述的叠层式电连接器，其特征是，上述导电外壳包括接地焊接脚。

7.根据权利要求1所述的叠层式电连接器，其特征是，上述叠层式电连接器还包括框架，上述第一连接器以及上述第二连接器经由上述框架连接。

8.根据权利要求7所述的叠层式电连接器，其特征是，上述导电外壳包括弹片，上述框架卡持上述弹片。

9.根据权利要求8所述的叠层式电连接器，其特征是，上述弹片自上述导电外壳的侧壁朝向上述第一开口且朝内延伸。

10.根据权利要求1所述的叠层式电连接器，其特征是，上述导电外壳具有平表面，上述平表面平行上述方向，上述第一开口以及上述第二开口位于上述平表面。

11.根据权利要求1所述的叠层式电连接器，其特征是，上述第二连接器位于上述第一连接器与上述第三开口之间。

12.根据权利要求1所述的叠层式电连接器，其特征是，上述第二组焊接脚中的一排焊接脚的相邻两个焊接脚之间的中心距离约为1.14mm。

13.根据权利要求1所述的叠层式电连接器，其特征是，上述第一连接器为数字视频接口连接器。

14.根据权利要求13所述的叠层式电连接器，其特征是，上述导电外壳沿垂直上述平表面的方向具有整体厚度，上述整体厚度小于12mm。

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