CN101645412A - 集成电路中互连结构的制作方法 - Google Patents
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Abstract
本发明提出一种集成电路中互连结构的制作方法，其包括下列步骤：在半导体基底上形成介电层，并在介电层上形成开口，在开口内壁形成阻挡层，在阻挡层上形成铜晶种层，然后在铜晶种层上电镀铜导电层并退火，接着至少执行一次在铜导电层上继续电镀铜导电层并退火的步骤，使各次电镀的铜导电层的厚度之和大于开口高度，最后化学机械研磨所述铜导电层至与开口持平。本发明提出的集成电路中互连结构的制作方法，在原先的化学电镀处理和退火处理后依次增加至少一次的化学电镀处理和退火处理，其能够有效地减少铜导电层表面存在的空腔以及缺陷，从而减少铜导电层表明的粗糙度，保证了产品的合格率。
Description
技术领域
本发明涉及一种集成电路制作工艺，且特别涉及一种集成电路中互连结构的制作方法。
背景技术
随着半导体器件的临界尺寸降至0.25微米以下的水平，RC延迟效应对铝导线与氧化硅工艺的影响越来越大，因此半导体产业逐渐由铜来取代铝，其中主要的原因在于铜的电阻系数(1.67u ohm/cm)比铝的电阻系数(2.62u ohm/cm)小，而且由于铜导线的导电性良好，因此可以更加有效的传导电流。基于上述原因，铜互连工艺能够以较少、较薄的导线金属层达到与铝工艺相同的性能，故而能够提高封装密度，使得每片晶圆上得以容纳更多的芯片数目，同时铜互连结构的使用可以轻易达到高密度互连结构设计以及减少互连结构数目的目的。互连结构数目的减少可提升装置的可靠度，并可减少制造成本；简言之，铜互连工艺具有耗电、成本、速度以及性能上的竞争优势。
当前的铜导线生产工艺，包括如下步骤：在半导体基底上形成一介电层，并在介电层上形成一开口，在开口内壁的介电层上形成一阻挡层，接着在阻挡层上形成铜晶种层，利用化学电镀(Electro-Chemical Plating，ECP)设备电镀铜导电层在铜晶种层上，接着则是进行化学机械研磨(Chemical MechanicalPolishing，CMP)将铜导电层的表面研磨平整。
在集成电路中，制造铜导线的方法是以化学电镀(ECP)设备在已沉积铜晶种层上电镀一层铜导电层。由于以ECP方式所制造出来的铜导电层会在室温下出现晶粒生长的现象，因此必须在ECP与CMP工艺之间进行退火处理，藉以稳定铜的微结构。同时在ECP工艺后，铜导电层中会形成一定量的空腔以及缺陷，在进行退火处理后，铜导电层中的空腔和缺陷被排除到表面，之后再进行化学机械研磨(CMP)工艺将铜导电层的表面研磨平整。然而当铜晶种层的厚度较大时，例如大于3um时，ECP工艺所电镀的铜导电层也会比较厚，同时在ECP工艺后的铜导电层中也会具有较多的空腔以及缺陷，经过一次退火处理只能将铜导电层内的一部分空腔以及缺陷排除到铜导电层表面，通过化学机械研磨(CMP)处理将铜导电层的表面研磨平整，然而还有一部分空腔以及缺陷依然残留在铜导电层内。接着将进行电介质沉积，例如SiN或者SiO2沉积，电介质的沉积在温度为400℃的高温下进行，因此先前铜导电层内的部分空腔以及缺陷会被排除到铜导电层表面，从而造成铜导电层表面再次变得粗糙，形成一些鼓起，如此会造成在下一步的蚀刻工序中出现穿孔现象并且使产品更易受到腐蚀，最终造成产品的不合格。
发明内容
为了解决上述现有技术中存在的缺陷，本发明提出一种集成电路中互连结构的制作方法，其能够有效地减少铜导电层表面及内部存在的空腔以及缺陷，从而防止在后续工艺中出现铜导电层表面粗糙的问题，保证了产品的合格率。
为了解决上述技术问题，本发明提出一种集成电路中互连结构的制作方法，其包括下列步骤：
a.在半导体基底上形成介电层，并在所述介电层上形成开口；
b.在所述开口内壁形成阻挡层；
c.在所述阻挡层上形成铜晶种层；
d.在所述铜晶种层上电镀铜导电层并退火；
e.至少执行一次在铜导电层上继续电镀铜导电层并退火的步骤，使各次电镀的铜导电层的厚度之和大于开口高度；
f.化学机械研磨所述铜导电层至与开口持平。
可选的，其中步骤e为执行2次在铜导电层上继续电镀铜导电层并退火的步骤。
可选的，其中每次进行的化学电镀处理为电镀一层厚度相同的铜导电层。
可选的，其中所述多层铜导电层的总厚度为大于3um。
可选的，其中所述退火处理的温度范围为100℃～300℃。
可选的，其中所述退火处理的时间设定为20s～300s。
可选的，其中所述退火处理在氮气和氢气的混合气体中进行。
本发明提出的集成电路中互连结构的制作方法，在原先的化学电镀处理和退火处理后依次增加至少一次的化学电镀处理和退火处理，如此能够充分有效地将原先存在于薄膜内部的空腔以及缺陷排除到铜导电层表面，然后经过化学机械研磨将铜导电层的表面研磨平整，并且不会因为之后的电介质沉积处理中铜导电层受热而再次将薄膜内部的空腔以及缺陷排除到铜导电层表面造成表面的粗糙以及产品的不合格。
附图说明
图1所示为本发明实施例的流程示意图。
图2至图8所示为本发明实施例中各工艺步骤的结构示意图。
图9a和图9b所示为现有技术与本发明实施例的效果比较图。
具体实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
请参考图1，图1所示为本发明较佳实施例的流程示意图。本发明提出的在铜互连工艺中平整铜导电层的方法，其包括下列步骤：步骤10：在半导体基底上形成介电层，并在介电层上形成开口；步骤20：在开口内壁形成阻挡层；步骤30：在阻挡层上形成铜晶种层，然后进行步骤40：在铜晶种层上电镀一层铜导电层，接着进行步骤50：对所述结构进行退火处理，之后是步骤60：再依次进行各至少一次的化学电镀处理和退火处理，使各次电镀的铜导电层的厚度之和大于开口高度，最后是步骤70：化学机械研磨所述铜导电层至与开口持平。
再请参考图2至图7，图2所示为本发明较佳实施例中经过第一次化学电镀处理后的结构示意图，图3所示为本发明较佳实施例中经过第一次退火处理后的结构示意图，图4所示为本发明较佳实施例中经过第二次化学电镀处理和第二次退火处理后的结构示意图，图5所示为本发明较佳实施例中经过第三次化学电镀处理后的结构示意图，图6所示为本发明较佳实施例中经过第三次退火处理后的结构示意图，图7所示为本发明较佳实施例中经过化学机械研磨处理后的结构示意图，图8所示为本发明较佳实施例中经过电介质沉积处理后的结构示意图。
本发明较佳实施例以进行3次化学电镀处理和退火处理步骤为例，首先在半导体基底(图中未示出)上形成一介电层100，并在介电层100上形成开口，接着在开口内壁的介电层100上形成一阻挡层110，在阻挡层110上形成铜晶种层120，所述半导体基底内形成有有源器件或者无源器件，该介电层100主要成分例如为SiN或者SiO2，该介电层100作为绝缘层使用，用于形成互连结构并隔离有源器件或者无源器件，而阻挡层主要成分为含氮的钽或者含氮的钛，用于防止铜离子在受热过程中由于扩散作用而扩散到半导体层中，铜晶种层120的作用，除可作为晶圆的导电层外，另一重要作用是作为后续电镀的铜导电层的成核层，以利于后续电镀的铜导电层可在其上成核与成长。
接着使用化学电镀处理(ECP)在铜晶种层120上电镀一层铜导电层130a，由于以ECP方式所制造出来的铜导电层130a会在室温时出现晶粒生长的现象，因此在铜导电层130a内会形成一定数量的空腔以及缺陷140，在随后的第一次退火处理步骤中，铜导电层130a内的空腔以及缺陷140会被排除到铜导电层130a外部形成凹凸不平的铜导电层表面150a，如图3中所示。
此时我们并不马上进行化学机械研磨处理以使铜导电层表面150a变得平整，而是继续进行第二次ECP处理，在铜导电层表面150a上电镀一层厚度与第一次电镀相同的铜导电层以形成铜导电层130b，紧接着进行第二次退火处理步骤以形成新的铜导电层表面150b，如图4中所示。
接着第三次ECP处理步骤，第三次ECP处理依然是在新的铜导电层表面150b上电镀一层厚度与第一次电镀相同的铜导电层以形成铜导电层130c，例如当要求最终的整体铜导电层厚度为6um时，每次电镀的铜导电层厚度都应略大于2um，而最终的整体铜导电层厚度应大于6um，如图5中所示，此时只在铜导电层130c的上部具有一定量的空腔以及缺陷140。
接着进行第三次退火处理步骤，在铜导电层130c上部具有的一定量的空腔以及缺陷140被排除到铜导电层130c外部形成凹凸不平的铜导电层表面150d，如图6中所示。
在这之后才利用化学机械研磨设备对铜导电层表面150d进行化学机械研磨处理以便形成铜导电层130d和平整的铜导电层表面150e，如图6中所示。最后进行如图7中所示的电介质沉积，以便在铜导电层130d上方形成新的一层介电质层160，其中介电质层的主要成分例如为SiN或者SiO2，介电质层160的沉积在温度为400℃下进行，此时因为先前已经进行了3次的ECP处理和退火处理，使得最终的铜导电层130d内基本不再会有空腔以及缺陷被排除到铜导电层130d的外部，从而不会造成铜导电层表面150e再次变得粗糙形成一些鼓起并顶起介电质层160，避免造成在下一步蚀刻工序中的穿孔现象使得产品更易受到腐蚀，从而保证了产品合格率。
退火处理是将材料曝露于高温一段很长时间后，然后再慢慢冷却的热处理工艺。本发明中的退火处理步骤在氮气和氢气的混合气体中进行，其中退火处理的温度范围设定为为100℃～300℃，而退火处理的时间设定为20s～300s，保证经过多次退火处理后，铜导电层中的空腔以及缺陷140能够充分地被排除到其外部，从而在随后的化学机械研磨处理步骤中将铜导电层表面150e研磨平整，同时不会在电介质沉积过程中再次形成凹凸不平的鼓起，影响产品的合格率。
再请参考图9a和图9b，图9a和图9b所示为现有技术与本发明实施例的效果比较图。图9a所示为现有技术的铜互连工艺的效果图，图9b所示为按照本发明的集成电路中互连结构的制作方法所得出的铜互连结构的效果图，从图中我们可以看出现有技术所得出的铜互连结构具有多处凹凸不平的缺陷200，而按照本发明得出的铜互连结构显得比较平整光滑。
综上所述，本发明提出的在铜互连工艺中平整铜导电层的方法，在原先的化学电镀处理和退火处理后依次增加至少一次的化学电镀处理和退火处理，如此能够充分有效地将原先存在于薄膜内部的空腔以及缺陷排除到铜导电层表面，然后进过化学机械研磨将铜导电层的表面研磨平整，并且不会因为之后的电介质沉积工艺中铜导电层受热而再次将薄膜内部的空腔以及缺陷排除到铜导电层表面造成表面的粗糙以及产品的不合格。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (7)
1.一种集成电路中互连结构的制作方法，其特征在于包括下列步骤：
a.在半导体基底上形成介电层，并在所述介电层上形成开口；
b.在所述开口内壁形成阻挡层；
c.在所述阻挡层上形成铜晶种层；
d.在所述铜晶种层上电镀铜导电层并退火；
e.至少执行一次在铜导电层上继续电镀铜导电层并退火的步骤，使各次电镀的铜导电层的厚度之和大于开口高度；
f.化学机械研磨所述铜导电层至与开口持平。
2.根据权利要求1所述的集成电路中互连结构的制作方法，其特征在于其中步骤e为执行2次在铜导电层上继续电镀铜导电层并退火的步骤。
3.根据权利要求1所述的集成电路中互连结构的制作方法，其特征在于其中每次进行的化学电镀处理为电镀一层厚度相同的铜导电层。
4.根据权利要求1所述的集成电路中互连结构的制作方法，其特征在于其中所述多层铜导电层的总厚度为大于3um。
5.根据权利要求1所述的集成电路中互连结构的制作方法，其特征在于其中所述退火处理的温度范围为100℃～300℃。
6.根据权利要求1所述的集成电路中互连结构的制作方法，其特征在于其中所述退火处理的时间设定为20s～300s。
7.根据权利要求1所述的集成电路中互连结构的制作方法，其特征在于其中所述退火处理在氮气和氢气的混合气体中进行。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200810041368A CN101645412A (zh) | 2008-08-04 | 2008-08-04 | 集成电路中互连结构的制作方法 |
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Publications (1)
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|---|---|
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Family
ID=41657221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810041368A Pending CN101645412A (zh) | 2008-08-04 | 2008-08-04 | 集成电路中互连结构的制作方法 |
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