CN101621715A - 一种数据交叉方法和装置 - Google Patents

Abstract

本发明公开了一种数据交叉装置，该装置包括至少一个专用集成电路ASIC单芯片，所述ASIC单芯片包括：八对2.5G背板串并转换器(SERDES)、20G支路指针定位(TUPP)、40G时分交叉矩阵(TUDX)。本发明还公开了一种数据交叉方法，串行的数据流进入交叉装置后，交叉装置将串行数据流转换为并行数据流后，对并行数据流进行指针定位后，对指针定位后的数据流根据CPU的配置，进行数据分割后进行全交叉，或直接进行全交叉，对全交叉后的数据进行数据重组后进行开销插入，或直接进行开销插入，最后将得到的开销插入后的数据由并行变为串行输出。利用本发明，能够同时实现各种大容量和小容量的交叉，且节省所使用的芯片。

Description

一种数据交叉方法和装置

技术领域

本发明涉及数据流交叉技术，尤其是指一种数据交叉方法及装置。

背景技术

随着互联网技术的发展，人们对通信带宽的需求量越来越大，因此，在数字光纤通信系统中，对交叉连接的需求也越来越大，交叉连接矩阵是光交叉连接设备的核心。

在同步数字体系(SDH，Synchronous Digital Hierarchy)设备中，业务的调配都是通过交叉单元完成的，交叉单元处于SDH设备的核心地位。SDH设备的交叉矩阵设计分为空分交叉矩阵(AUDX)和时分交叉矩阵(TUDX)两种，其中，TUDX指的是以支路单元(TU)为交叉单位的交叉矩阵。

在现有技术中，对于容量较小的交叉需求，一般采用单芯片方式来实现，如：支持5G容量TU11粒度时分交叉的SDH集成化芯片。但随着交叉容量的要求越来越高，芯片规模剧增，单芯片实现超大容量交叉变得不再可行。如：要实现40G容量TU12粒度的时分交叉，片内RAM使用将超过10Mbit，芯片内的布局布线也成为很大问题，同时单片使用大量串并转换器(SERDES)，功耗上升显著。

于是，出现了Crossbar结构，Crossbar被称为交叉开关矩阵或纵横式交换矩阵，采用交叉开关矩阵(Crossbar/CLOS)结构，可以通过多片小容量交叉芯片搭建大容量交叉矩阵。但是采用这种结构时，为了保持全交叉的特性，系统扩容时单板上芯片用量将以平方关系剧增，对于目前超大容量交叉需求来说显然难以接收。

现有技术中，还有一种采用BIT间插的交叉方式，采用BIT间插的交叉方式实现40G容量时采用如图1所示的交叉结构。如图1所示，数据流首先经过两个20G的支路指针定位(TUPP，Tributary Unit Payload Process)芯片的指针定位后，经过两个20G的TUDX芯片进行交叉，即可实现40G的交叉容量。TUPP芯片是用来进行支路指针定位和开销处理的，TUDX芯片是用来进行支路数据流交叉的。TUPP芯片和TUDX芯片集成在一起即构成完整的时分交叉装置。可见，实现40G的交叉容量时，总共需要两个20G的TUPP芯片和两个20G的TUDX芯片，总共需要4＝2²个芯片。

现有技术中，采用BIT间插的交叉方式实现80G容量时采用如图2所示的交叉结构。如图2所示，数据流首先经过四个20G的TUPP芯片的指针定位后，经过四个20G的TUDX芯片进行交叉，即可实现80G的交叉容量。TUPP芯片是用来进行支路指针定位和开销处理的，TUDX芯片是用来进行支路数据流交叉的。TUPP芯片和TUDX芯片集成在一起即构成完整的时分交叉装置。可见，实现80G的交叉容量时，总共需要四个20G的TUPP芯片和四个20G的TUDX芯片，总共需要8＝2³个芯片。

综上，无论采用Crossbar结构，还是采用BIT间插的交叉方式为了保持全交叉的特性，系统扩容时单板上芯片用量均以平方关系剧增，这对于目前超大容量交叉需求来说显然难以接受。

发明内容

有鉴于此，本发明的主要目的在于提供一种数据交叉方法及装置，采用本发明，能够同时实现各种大容量和小容量的交叉，且节省所使用的芯片。

为达到上述目的，本发明的技术方案是这样实现的：

一种数据交叉装置，该装置包括至少一个专用集成电路ASIC单芯片，所述ASIC单芯片包括：八个2.5G背板串并转换器SERDES、一个20G支路指针定位TUPP、一个40G时分交叉矩阵TUDX、四组选择器，其中，

八个2.5G背板SERDES通过八路SERDES→TUPP数据线和八路TUPP→SERDES数据线与20G TUPP相连；

20G TUPP通过八路TUPP→TUDX的数据线与40GTUDX相连；

40G TUDX通过八路TUDX→选择器数据线与第三、第四、第五、第六这四组选择器相连，第三、第四、第五、第六这四组选择器通过八路选择器→TUPP数据线与20G TUPP相连。

较佳地，所述ASIC单芯片进一步包括：两组选择器、十二对2.5G冗余SERDES，其中，

十二对2.5G冗余SERDES的发送引脚分别为A、C、E、A′、C′、E′；接收引脚分别是B、D、F、B′、D′、F′；

20G TUPP通过四路TUPP→SERDES的数据线分别与引脚A和C直接相连，通过两路TUPP→选择器数据线与第一选择器相连，第一选择器通过两路选择器→SERDES数据线与引脚E相连，20G TUPP还通过两路TUPP→选择器数据线与第二选择器相连，第二选择器通过两路选择器→SERDES与引脚A′相连；

引脚B、D、F通过六路SERDES→TUDX的数据线与40G TUDX相连，引脚B′通过两路SERDES→TUDX的数据线与40GTUDX相连；

引脚F通过两路SERDES→选择器数据线与第三选择器相连，第三选择器通过两路选择器→TUPP数据线与20G TUPP相连；

引脚B′、D′、F′通过六路SERDES→选择器数据线与第四、第五、第六这三组选择器相连，第四、第五、第六这三组选择器通过六路选择器→TUPP数据线与20G TUPP相连；

40G TUDX通过两路TUDX→选择器与第一选择器相连，第一选择器通过两路选择器→SERDES数据线与引脚E相连，通过两路TUDX→选择器数据线与第二选择器相连，第二选择器通过两路选择器→SERDES数据线与引脚A′相连，40G TUDX还通过四路TUDX→SERDES数据线与引脚C′、E′直接相连。

进一步地，该装置包括两块所述ASIC单芯片，第一个芯片的引脚E通过两路1→2数据线与第二个芯片的引脚F相连，引脚A′、C′、E′通过六路1→2数据线分别与第二个芯片的引脚B′、D′、F′相连；

第二个芯片的引脚B、D、F通过六路2→1数据线分别与第一个芯片的引脚A、C、E相连；第二个芯片的引脚B′通过两路2→1数据线与第一个芯片的引脚A′相连。

进一步地，所述20G TUPP内部包括2BITS分割模块和2BITS重组模块。

较佳地，该装置包括4块所述ASIC单芯片，第一个芯片的引脚A、C、E分别与第二、第三、第四个芯片的引脚B相连，第一个芯片的引脚A′、C′、E′分别与第二、第三、第四芯片的引脚F′相连；

第两个芯片的引脚A、C、E均与第一、第三、第四个芯片的引脚D相连，第二个芯片的引脚A′、C′、E′分别与第第一、第三、第四个芯片的引脚F′、D′、B′相连；

第三个芯片的引脚A、C、E分别与第一、第二、第四个芯片的引脚B、D、F相连，第三个芯片的引脚A′、C′、E′均与第一、第二、第四个芯片的引脚D′相连；

第四个芯片的引脚A、C、E分别与第一、第二、第三个芯片的引脚F相连，第四个芯片的引脚A′、C′、E′均与第一、第二、第三个芯片的引脚B′相连。

一种数据交叉方法，该方法包括以下步骤：

A、CPU下发配置命令给数据交叉装置；

B、串行的数据流根据配置命令进入交叉装置后，交叉装置将串行数据流转换为并行数据流后，根据配置命令对得到的并行数据流进行指针定位，得到指针定位后的数据；

C、根据配置命令判断是否需要进行数据分割，若要，则对指针定位后的数据流进行数据分割，得到分割后的数据，然后执行步骤D；否则直接执行步骤D；

D、对分割后的数据或指针定位后的数据进行全交叉，得到全交叉后的数据；

E、根据配置命令判断是否需要进行数据重组，若要，则对全交叉后的数据进行数据重组，得到重组后的数据，然后执行步骤F；否则直接执行步骤F；

F、对重组后的数据进行开销插入，然后将得到的开销插入后的数据由并行变为串行输出交叉装置。

本发明的数据交叉方法及装置，采用一个ASIC单芯片来实现20G交叉容量，采用两个ASIC单芯片来实现40G交叉容量，采用四个ASIC单芯片来实现80G交叉容量，采用20G TUPP和40G TUDX的不对称构架，在TUPP中实现2BITS分割和重组，采用两组共十二对2.5Gbps速率冗余SERDES构建单芯片，这样在所述芯片上通过合理的数据流连接就能实现20G的交叉容量；在所述芯片上级联另外一个同样的所述芯片，即通过两个同样的所述芯片级联，通过合理的数据流连接，就能实现40G的交叉容量；在所述芯片上级联另外三个同样的所述芯片，即通过四个同样的所述芯片级联，通过合理的数据流连接，就能实现80G的交叉容量；依此类推，只要将同样的多个所述ASIC单芯片级联，就能实现平滑扩容。且与现有技术中实现大容量交叉矩阵来说，在系统扩容时，芯片用量不会以平方关系剧增，大大降低了扩容成本。

附图说明

图1为现有技术中采用实现Crossbar结构实现40G容量时分交叉示意图；

图2为现有技术中采用实现Crossbar结构实现80G容量时分交叉示意图；

图3为本发明专用集成电路(ASIC)单芯片构架示意图；

图4为采用本发明所实现的20G容量交叉装置示意图；

图5采用本发明所实现的40G容量交叉装置示意图；

图6A为采用本发明所实现的80G容量交叉装置中的第一个芯片示意图；

图6B为采用本发明所实现的80G容量交叉装置中的第二个芯片示意图；

图6C为采用本发明所实现的80G容量交叉装置中的第三个芯片示意图；

图6D为采用本发明所实现的80G容量交叉装置中的第四个芯片示意图；

图7为本发明2BITS分割和重组示意图。

具体实施方式

时分交叉芯片一般都由TUPP芯片和TUDX芯片这两个关键组件构成，二者对ASIC资源类型的需求是不同的，TUDX芯片主要占用RAM资源，而TUPP芯片则更多的耗费逻辑和触发器资源，基于对二者规模和资源的评估，本发明的基本思想是：将20G TUPP和40G TUDX集成在一个芯片中，采用20G TUPP和40G TUDX的不对称构架，在20G TUPP中采用2BITS分割模块和2BITS重组模块、并采用两组共十二对2.5Gbps速率冗余SERDES，通过合理的布局布线构建ASIC单芯片。所构建的所述ASIC单芯片直接能实现20G的交叉容量；将两个同样的所述ASIC单芯片通过合理的数据流级联，来实现40G的交叉容量；将四个同样的所述ASIC单芯片通过合理的数据流级联，来实现80G的交叉容量。同时能够通过更多所述ASIC单芯片的级联，实现更大的容量交叉。可见，本发明只要在ASIC单芯片的基础上级联，就能实现从小交叉容量到大交叉容量的平滑扩容。且与现有技术中采用Crossbar方法实现大容量交叉矩阵来说，在系统扩容时，芯片用量不会以平方关系剧增，大大降低了扩容成本。

下面将结合附图对本发明的具体实施作进一步详细的说明。在以下所有的说明中，除了SERDES→TUPP或TUPP→SERDES的数据线是两条线代表八路数据线以外，其他地方所出现的任意一条线都代表两路数据线，且所述所有数据流均为STM-16数据流。另外，一组选择器代表八个选择器。以下图中所有8×8b@311M均表示八路2.5G数据流，同样2×8b@311M均表示两路2.5G数据流。

图3为本发明的ASIC单芯片构架示意图，如图3所示：所述ASIC单芯片包括：八个2.5G背板SERDES、一个20G TUPP、六组选择器、两组共十二对2.5G冗余SERDES、一个40G TUDX，为了说明的方便，在以后的说明中，将ASIC单芯片简称为芯片，其中，

两组共十二对2.5G冗余SERDES的发送引脚分别为A、C、E、A′、C′、E′；接收引脚分别是B、D、F、B′、D′、F′；

八个2.5G背板SERDES通过八路SERDES→TUPP数据线和八路TUPP→SERDES数据线与20G TUPP相连；

这里，SERDES→TUPP中的箭头表示数据输入以后的流向，SERDES→TUPP数据线表示数据输入以后从TUPP流向SERDES，其他的数据线同理。

20G TUPP通过八路TUPP→TUDX的数据线与40G TUDX相连，20G TUPP通过四路TUPP→SERDES数据线分别与引脚A和引脚C直接相连，通过两路TUPP→选择器数据线与第一选择器相连，第一选择器通过两路选择器→SERDES数据线与引脚E相连，通过两路TUPP→选择器的数据线与第二选择器相连，第二选择器通过两路选择器→SERDES数据线与引脚A′相连；

引脚B、D、F通过六路SERDES→TUDX数据线与40G TUDX相连，引脚B′通过两路SERDES→TUDX数据线与40G TUDX相连；

引脚F通过两路SERDES→选择器数据线与第三选择器相连，第三选择器通过两路选择器→TUPP数据线与20G TUPP相连，40G TUDX通过八路TUDX→选择器数据线分别与第三、第四、第五、第六这四组选择器相连，第三、第四、第五、第六这四组选择器通过八路选择器→TUPP与20G TUPP相连，的引脚B′、引脚D′、引脚F′分别通过六路SERDES→选择器数据线与第四、第五、第六这三组选择器相连，第四、第五、第六这三组选择器通过六路选择器→TUPP数据线与20G TUPP相连；

40G TUDX通过两路TUDX→选择器数据线与第一选择器相连，第一选择器通过两路选择器→SERDES数据线与引脚E相连，通过两路TUDX→选择器数据线与第二选择器相连，第二选择器通过两路选择器→SERDES数据线与引脚A′相连，40G TUDX还通过四路TUDX→SERDES数据线与引脚C′、E′直接相连。

所述芯片有以下特点：采用20G TUPP和40G TUDX的不对称构架；在TUPP中实现2BITS分割和重组，具体分割和重组的方法属于现有技术，具体见后面的说明；在40G TUDX中完成40G容量数据流交叉或80G容量的2BITS数据流交叉；提供两组共十二对2.5Gbps速率冗余SERDES用于级联扩容。所述芯片是本发明的基础，利用多个所述芯片级联能够构成多个交叉装置：如，单个所述芯片构成了实现20G交叉容量的交叉装置，两个所述芯片级联构成了实现40G交叉容量的交叉装置，四个所述芯片级联构成了实现80G交叉容量的交叉装置，还能构成实现更大容量的交叉装置，利用所述芯片构成的所述所有交叉装置内置于基于存储转发机制并且根据CPU配置进行交叉的设备中。所述设备包括但不限制于SDH、准同步数字系列(PDH，Plesiochronous DigitalHierarchy)传输设备。所述交叉装置具体内置于设备的交叉单板中。

这里，八对2.5Gbps SERDES为单芯片提供了20G的输入输出容量。同时内置了2BITS分割模块和2BITS重组模块，可在CPU配置使能的情况下，对向40G TUDX方向输出的数据流进行2BITS分割，以及对来自40G TUDX方向的输入数据流进行2BITS重组。20G TUPP可以接收8路2.5G数据流，所述40G TUDX同时兼容80G容量的2BITS数据流交叉，可以完成40G容量或80G的2BITS数据流交叉后，输出十六路数据流，可以将其中八路接入本芯片的20GTUPP部分，另八路通过本芯片内冗余SERDES输出到本芯片外。所述ASIC芯片内部20G容量的TUPP采用二选一的选择器，选择接收来自本芯片内40GTUDX的八路数据流或是来自冗余SERDES的八路本芯片外的数据流输入。出于最大程度的采用片内SERDES的考虑，数据流连接关系和选择器设计如图3所示。本发明的交叉装置内置于基于存储转发机制并且根据CPU配置进行交叉的设备中。

单块所述ASIC单芯片能够实现20G交叉容量，具体实现方法结合图4，实现20G交叉容量的方法流程如下，包括以下步骤：

步骤41、CPU对所述芯片下发配置命令。

步骤42、八路2.5G数据流根据配置命令进入所述芯片的八个2.5G背板SERDES后，八个2.5G背板SERDES将所接收到的八路2.5G数据流由串行的八路转换成并行的八路后，通过SERDES→TUPP的数据线将转换后的八路数据线发送给20G TUPP。

步骤43、20G TUPP根据配置命令对接收到的数据流进行指针定位后，根据配置命令确定不需要进行数据分割后，根据指针所指向的位置将指针定位后的八路数据流全部发送给40G TUDX。

步骤44、40G TUDX根据配置命令对所接收到的八路数据流进行数据交叉后，将交叉后的八路数据流全部发送给20G TUPP。

步骤45、20G TUPP根据配置命令确定不需要进行数据重组后，根据配置命令对所接收到的八路数据流进行开销插入后，发送给八个2.5G背板SERDES。

步骤46、八个2.5G背板SERDES将所接收到的并行八路数据流转换成并行的八路后输出所述芯本芯片外。

在这种方式下运行的芯片，不使用20G TUPP中的2BITS分割模块和2BITS重组模块，且一半的TUDX电路和2.5G冗余SERDES都处于未使用状态。

当将两块所述ASIC单芯片通过特定方式连接的时候，能够实现40G交叉容量，具体如图5所示，位于图5上方的芯片为第一个芯片，图5下方的芯片为第二个芯片，两块芯片之间的连接方式如下：第一个芯片的引脚E通过两路1→2数据线与第两个芯片的引脚F相连，的引脚A′、C′、E′通过六路1→2数据线分别与第两个芯片的引脚B′、D′、F′相连；

这里，1→2中的箭头表示数据输入以后的流向，1→2数据线表示数据输入以后从第一个芯片流向第二个芯片，其他的数据线同理。

第两个芯片的引脚B、D、F通过六路2→1数据线分别与第一个芯片的引脚A、C、E相连；第两个芯片的的引脚B′通过两路2→1数据线与第一个芯片的的引脚A′相连。

实现40G交叉容量的工作原理如图5所示：第一个芯片的20G TUPP输出的八路数据流直接进入40G TUDX；同时，第二个芯片的20G TUPP采用本芯片内的八个2.5G冗余SERDES，输出八路数据流，分别输入到第一个芯片的八个2.5G冗余SERDES，从而进入第一个芯片的40G TUDX，第一个芯片的40GTUDX完成40G支路交叉后，将八路数据流直接送回本芯片的20G TUPP，另八路数据流采用本芯片内八个2.5G的冗余SERDES输出，输入到第二个芯片的八个2.5G冗余SERDES。最后，两个芯片的20G TUPP的分别对各自接收到的八路数据流完成必要的开销插入后，通过背板SERDES输出。

实现40G交叉容量的方法流程结合图5来进行说明，包括以下步骤：

步骤51、CPU对两个所述芯片均下发配置命令。

步骤52、十六路2.5G数据流中的八路根据配置命令进入第一个芯片的八个2.5G背板SERDES，另外八路进入第两个芯片的八个2.5G背板SERDES，每个芯片的八个2.5G背板SERDES均将所接收到的八路2.5G数据流由串行的八路转换成并行的八路后，通过SERDES→TUPP的数据线将转换后的八路数据线发送给各自的20G TUPP。

步骤53、第一个芯片的20G TUPP根据配置命令对接收到的数据流进行指针定位后，根据配置命令确定不需要进行数据分割后，根据指针所指向的位置将指针定位后的八路数据流全部发送给自身的40G TUDX；同时，第两个芯片的20G TUPP根据配置命令对接收到的数据流进行指针定位后，根据配置命令确定不需要进行数据分割后，根据指针所指向的位置按照图5中的数据走向将指针定位后的八路数据流全部发送给第一个芯片的40G TUDX。

步骤54、第一个芯片的40G TUDX根据配置命令对所接收到的共十六路数据流进行数据交叉后，将交叉后的十六路数据流中的八路发送给自身的20GTUPP，按照图5中的走向将另外八路发送给第两个芯片的20G TUPP。

步骤55、两个芯片的20G TUPP均根据配置命令确定不需要进行数据重组后，根据配置命令对所接收到的八路数据流进行开销插入后，发送给各自的八个2.5G背板SERDES。

步骤56、两个芯片的八个2.5G背板SERDES均将所接收到的并行八路数据流转换成并行的八路后输出自身。

在这种方式下运行的第两个芯片，仅相当于20G TUPP，其40G TUDX处于未使用状态，且同样不使用20G TUPP中的2BITS分割模块和2BITS重组模块。

当所述20G TUPP内部包括2BITS分割模块和2BITS重组模块，且将4块所述ASIC单芯片通过特定方式连接的时候，能够实现80G交叉容量，具体如图6A、6B、6C、6D所示，图6A表示第一个芯片，6B表示第两个芯片，6C表示第三个芯片，6D表示第四个芯片，四个芯片之间的连接方式如下：第一个芯片的引脚A、C、E分别与第二、第三、第四个芯片的引脚B相连，第一个芯片的引脚A′、C′、E′分别与第二、第三、第四个芯片的引脚F′相连；

第两个芯片的引脚A、C、E均与第一、第三、第四个芯片的的引脚D相连，第两个芯片的引脚A′、C′、E′分别与第一、第三、第四个芯片的的引脚F′、D′、B′相连；

第三个芯片的引脚A、C、E分别与第一、第二、第四个芯片的引脚B、D、F相连，第三个芯片的引脚A′、C′、E′均与第一、第二、第四个芯片的引脚D′相连；

第四个芯片的引脚A、C、E分别与第一、第二、第三个芯片的引脚F相连，第四个芯片的引脚A′、C′、E′均与第一、第二、第三个芯片的引脚B′相连。

实现80G交叉容量的工作原理如图6A、6B、6C、6D所示：每个芯片的20G TUPP通过2BIT分割的方式向TUDX输出八路2BIT分割后得到的2BIT数据流，其中两路2BIT数据流直接进入本芯片的40G TUDX，另外六路2BIT数据流采用本芯片内的六个2.5G冗余SERDES输出，分别输入到其他三个芯片的某两个2.5G冗余SERDES。

每个芯片的40G TUDX收集来自本芯片20G TUPP的两路2BIT数据流和来自六个2.5G冗余SERDES的其他三个芯片20G TUPP的六路2BIT数据流。

在每个芯片的40G TUDX中完成80G容量2BIT业务的支路交叉后，其中两路2BIT数据流直接送回本芯片20G TUPP，另六路2BIT业务采用本芯片内的六个2.5G冗余SERDES输出，分别输入到其他三个芯片的某两个2.5G冗余SERDES。

每个芯片的20G TUPP收集来自本芯片40G TUDX的两路2BIT数据流和来自六个2.5G冗余SERDES的其他三个芯片40G TUDX的6路2BIT数据流，对收集到的八路2BIT数据流进行2BIT重组，完成必要的开销插入后，通过八个2.5G背板SERDES输出。

实现80G交叉容量的方法流程结合图6A、6B、6C、6D来进行说明，包括以下步骤：

步骤61、CPU对四个所述芯片均下发配置命令。

步骤62、三十二路2.5G数据流根据配置命令每八路分别进入各个芯片的八个2.5G背板SERDES，每个芯片的八个2.5G背板SERDES均将所接收到的八路2.5G数据流由串行的八路转换成并行的八路后，通过SERDES→TUPP的数据线将转换后的八路数据线发送给各自的20G TUPP。

步骤63、每个芯片的20G TUPP根据配置命令对接收到的数据流进行指针定位后，根据配置命令进行数据分割后，得到八路2BITS数据流，根据指针所指向的位置将得到的八路2BITS数据流中的两路发送给自身的40G TUDX，根据指针所指向的位置根据图6A、6B、6C、6D中的走向将另外6路中每两路分别分给第二、第三、第四个芯片。

步骤64、每个芯片的40G TUDX根据配置命令对各自所接收到的共八路数据流进行数据交叉后，将交叉后的八路数据流中的两路发送给自身的20GTUPP，按照图6A、6B、6C、6D中的走向将另外6路每两路分别分给第二、第三、第四个芯片的20G TUPP。

步骤65、每个芯片的20G TUPP均根据配置命令对接收到的八路2BITS数据流进行数据重组后，根据配置命令进行开销插入，之后将开销插入后的八路数据流发送给各自的八个2.5G背板SERDES。

步骤66、每个芯片的八个2.5G背板SERDES均将所接收到的并行八路数据流转换成并行的八路后输出自身。

图7为本发明2BITS分割和重组示意图。首先约定：串行数据流中，高比特表示位(MSB，most significant bit)在前，低比特表示位(LSB，least significantbit)在后。由图4可知，将由TUPP进行指针定位后的数据流中所有数据流的八个比特位按照从高到低的顺序将每相邻的两个比特分割为一组，且分割后的各个组同样按照MSB在前，LSB再后的原则进行排列。如将数据流A的[7:6]，数据流B的[7:6]，数据流C的[7:6]，及数据流D的[7:6]放在同一组，位于最前面，称之为高位组；将数据流A的[5:4]，数据流B的[5:4]，数据流C的[5:4]，及数据流D的[5:4]放在同一组，位于紧邻高位组的后面，称之为次高位组；将数据流A的[3:2]，数据流B的[3:2]，数据流C的[3:2]，及数据流D的[3:2]放在同一组，位于紧邻次高位组的后面，称之为次低位位组；将数据流A的[1:0]，数据流B的[1:0]，数据流C的[1:0]，及数据流D的[1:0]放在同一组，位于最后面，称之为低位组，这样就完成了数据流的分割；重组的方式如下：从各个组中抽取出同一数据流的各个比特位，将同一数据流的各个比特位按照MSB在前，LSB再后的原则进行排列，不同数据流的排列顺序与分割前一致。如从各个组中抽取出数据流A的各个比特位A[7:6]、A[5:4]、A[3:2]、A[1:0]，将A数据流的各个比特位按照MSB在前，LSB再后的原则进行排列，采取同样的方法B、C、D三个数据流，因为分割前数据流A在最前面，所以重组以后也在最前面，这样，最后排列出来的数据流位置为A、B、C、D，这样就将数据流恢复到了分割以前的数据流。

通过以上的步骤，完全可以在单个芯片的设计中兼容多片扩容需求。支持一个芯片完成20G交叉、两个芯片级联完成40G交叉、四个芯片级联完成80G交叉，甚至通过更多芯片的级联实现更大容量的交叉，且在扩容时只需在原来的芯片基础上进行级联，实现了平滑扩容，大大降低了扩容成本。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (6)

1、一种数据交叉装置，其特征在于，该装置包括至少一个专用集成电路ASIC单芯片，所述ASIC单芯片包括：八个2.5G背板串并转换器SERDES、一个20G支路指针定位TUPP、一个40G时分交叉矩阵TUDX、四组选择器，其中，

八个2.5G背板SERDES通过八路SERDES→TUPP数据线和八路TUPP→SERDES数据线与20G TUPP相连；

20G TUPP通过八路TUPP→TUDX的数据线与40GTUDX相连；

40G TUDX通过八路TUDX→选择器数据线与第三、第四、第五、第六这四组选择器相连，第三、第四、第五、第六这四组选择器通过八路选择器→TUPP数据线与20G TUPP相连。

2、根据权利要求1所述的装置，其特征在于，所述ASIC单芯片进一步包括：两组选择器、十二对2.5G冗余SERDES，其中，

十二对2.5G冗余SERDES的发送引脚分别为A、C、E、A′、C′、E′；接收引脚分别是B、D、F、B′、D′、F′；

20G TUPP通过四路TUPP→SERDES的数据线分别与引脚A和C直接相连，通过两路TUPP→选择器数据线与第一选择器相连，第一选择器通过两路选择器→SERDES数据线与引脚E相连，20G TUPP还通过两路TUPP→选择器数据线与第二选择器相连，第二选择器通过两路选择器→SERDES与引脚A′相连；

引脚B、D、F通过六路SERDES→TUDX的数据线与40G TUDX相连，引脚B′通过两路SERDES→TUDX的数据线与40GTUDX相连；

引脚F通过两路SERDES→选择器数据线与第三选择器相连，第三选择器通过两路选择器→TUPP数据线与20G TUPP相连；

引脚B′、D′、F′通过六路SERDES→选择器数据线与第四、第五、第六这三组选择器相连，第四、第五、第六这三组选择器通过六路选择器→TUPP数据线与20G TUPP相连；

40G TUDX通过两路TUDX→选择器与第一选择器相连，第一选择器通过两路选择器→SERDES数据线与引脚E相连，通过两路TUDX→选择器数据线与第二选择器相连，第二选择器通过两路选择器→SERDES数据线与引脚A′相连，40G TUDX还通过四路TUDX→SERDES数据线与引脚C′、E′直接相连。

3、根据权利要求2所述的装置，其特征在于，该装置包括两块所述ASIC单芯片，第一个芯片的引脚E通过两路1→2数据线与第二个芯片的引脚F相连，引脚A′、C′、E′通过六路1→2数据线分别与第二个芯片的引脚B′、D′、F′相连；

第二个芯片的引脚B、D、F通过六路2→1数据线分别与第一个芯片的引脚A、C、E相连；第二个芯片的引脚B′通过两路2→1数据线与第一个芯片的引脚A′相连。

4、根据权利要求1所述的装置，其特征在于，所述20G TUPP内部包括2BITS分割模块和2BITS重组模块。

5、根据权利要求4所述的装置，其特征在于，该装置包括4块所述ASIC单芯片，第一个芯片的引脚A、C、E分别与第二、第三、第四个芯片的引脚B相连，第一个芯片的引脚A′、C′、E′分别与第二、第三、第四芯片的引脚F′相连；

第两个芯片的引脚A、C、E均与第一、第三、第四个芯片的引脚D相连，第二个芯片的引脚A′、C′、E′分别与第第一、第三、第四个芯片的引脚F′、D′、B′相连；

第三个芯片的引脚A、C、E分别与第一、第二、第四个芯片的引脚B、D、F相连，第三个芯片的引脚A′、C′、E′均与第一、第二、第四个芯片的引脚D′相连；

第四个芯片的引脚A、C、E分别与第一、第二、第三个芯片的引脚F相连，第四个芯片的引脚A′、C′、E′均与第一、第二、第三个芯片的引脚B′相连。

6、一种数据交叉方法，其特征在于，该方法包括以下步骤：

A、CPU下发配置命令给数据交叉装置；

B、串行的数据流根据配置命令进入交叉装置后，交叉装置将串行数据流转换为并行数据流后，根据配置命令对得到的并行数据流进行指针定位，得到指针定位后的数据；

C、根据配置命令判断是否需要进行数据分割，若要，则对指针定位后的数据流进行数据分割，得到分割后的数据，然后执行步骤D；否则直接执行步骤D；

D、对分割后的数据或指针定位后的数据进行全交叉，得到全交叉后的数据；

E、根据配置命令判断是否需要进行数据重组，若要，则对全交叉后的数据进行数据重组，得到重组后的数据，然后执行步骤F；否则直接执行步骤F；

F、对重组后的数据进行开销插入，然后将得到的开销插入后的数据由并行变为串行输出交叉装置。

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