CN102904787A - 一种本地总线桥接和数据传输的方法和装置 - Google Patents

Abstract

本发明公开了一种本地总线桥接和数据传输的方法和装置，该方法包括：主控板的CPU通过本地总线把访问信息发送至主控板的第一可编程逻辑单元；第一可编程逻辑单元对本地总线进行下行VLB的组帧、编码和并串转换得到下行数据，并通过主控板的第一端口把下行数据发送至接口板；接口板的第二可编程逻辑单元通过接口板的第二端口接收下行数据；第二可编程逻辑单元对下行数据进行串并转换、解码和拆帧后恢复出本地总线信息，通过扩展总线对外围设备进行访问，并对访问结果进行上行VLB组帧返回给主控板。本发明把本地总线的地址、数据以及控制信号通过串行器-解串器传输，实现了主控板与接口板的高速连接。

Description

一种本地总线桥接和数据传输的方法和装置

技术领域

本发明涉及通讯设备的总线桥接和数据传输技术，特别涉及一种本地总线桥接和数据传输的方法和装置。

背景技术

随着技术的发展，并行接口已经被高速串行链接或SerDes(Serializer-Deserializer，串行器-解串器)取代，越来越多的可编程逻辑器件带有SerDes，SerDes由负责串行信号传输的电气块以及时钟的发生/恢复的物理介质相关子层、负责串化/解串化的物理媒介附加子层、负责数据流的编码/解码的物理编码子层组成，是一种时分多路复用、点对点的串行通信技术，即在发送端多路并行信号被编码转换成高速串行信号，经过光缆或铜线等传输介质，最后在接收端高速串行信号重新解码转换成并行信号。SerDes的高速串行接口采用差分信号传输，具有抗干扰能力；同时采用时钟和数据恢复技术代替同时传输数据和时钟，使用SerDes能有效地提高系统传输带宽，同时也显著地减少所需的传输信道和器件引脚数目，降低了PCB布线难度。

然而，在某类系统设备中，主控板含有CPU(Central Processing Unit，中央处理单元)，通过本地总线对整个系统进行管理配置，接口板不含有CPU单元，主要由外围设备组成，当CPU通过本地总线对接口板的外围设备进行访问时，主控板先对本地总线信号译码，再将译码后的信息传送给接口板，完成对外围设备的监控，也可以将本地总线直接跨接在两板之间进行传输。当接口板的外围器件数目多、接口电平和传输速率各不相同时，主控板和接口板之间采用连接器的管脚数量就需要很多，这些信号之间容易互相干扰，这就增加了整个系统设计的复杂度，也增加了硬件成本。

发明内容

本发明的目的在于提供一种本地总线桥接和数据传输的方法和装置，用于解决主控板与接口板的高速连接问题。

根据本发明的一个方面，提供了一种本地总线桥接和数据传输的方法，包括以下步骤：

主控板的CPU通过本地总线把访问信息发送至主控板的第一可编程逻辑单元；

第一可编程逻辑单元对本地总线进行下行VLB(Virtual Local Bus Frame，虚拟总线帧)的组帧、编码和并串转换得到下行数据，并通过主控板的第一端口把下行数据发送至接口板；

接口板的第二可编程逻辑单元通过接口板的第二端口接收下行数据；

第二可编程逻辑单元对下行数据进行串并转换、解码和拆帧后恢复出本地总线，通过扩展总线对外围设备进行访问，并对访问结果进行上行VLB组帧返回给主控板。

优选的，第一可编程逻辑单元对本地总线进行下行VLB组帧、编码和并串转换得到下行数据，包括：

第一可编程逻辑单元的下行组帧模块对本地总线的地址、数据以及控制信号进行下行VLB组帧，得到下行VLB帧数据；

第一可编程逻辑单元的第一串行器-解串器对所述下行VLB帧数据进行编码和并串转换，得到下行数据。

优选的，第二可编程逻辑单元对下行数据进行串并转换、解码和拆帧后恢复出本地总线的地址、数据以及控制信号，通过扩展总线对外围设备进行访问，包括：

第二可编程逻辑单元的第二串行器-解串器对下行数据进行串并转换和解码后再输入给第二可编程逻辑单元的下行拆帧模块进行拆帧，恢复出本地总线的地址、数据以及控制信号；

下行拆帧模块根据本地总线的地址、数据以及控制信号通过扩展总线对外围设备进行相应访问。

优选的，对访问结果进行上行VLB组帧返回给主控板，包括：

接口板的第二可编程逻辑单元对访问结果进行上行VLB组帧、编码和并串转换，得到上行数据，并通过接口板的第二端口把上行数据发送至主控板；

主控板的第一可编程逻辑单元通过主控板的第一端口接收上行数据；

第一可编程逻辑单元对上行数据进行串并转换、解码和拆帧后恢复出访问结果，并通过本地总线通知CPU读取访问结果。

优选的，第二可编程逻辑单元对访问结果进行上行VLB组帧、编码和并串转换，得到上行数据，包括：

第二可编程逻辑单元的上行组帧模块对访问结果进行上行VLB组帧，得到上行VLB帧数据；

第二可编程逻辑单元的第二串行器-解串器对上行VLB帧数据进行编码和并串转换，得到上行数据。

优选的，第一可编程逻辑单元对上行数据进行串并转换、解码和拆帧后恢复出访问结果，并通过本地总线通知CPU读取访问结果，包括：

第一可编程逻辑单元的第一串行器-解串器对上行数据进行串并转换和解码后再输入给第一可编程逻辑单元的上行拆帧模块进行拆帧，恢复出访问结果；

上行拆帧模块通过本地总线通知CPU读取访问结果。

根据本发明的另一方面，提供了一种本地总线桥接和数据传输的装置，包括：

中央处理单元，通过本地总线发送访问信息；

第一可编程逻辑单元，通过本地总线与中央处理单元CPU相连，用于对本地总线进行下行VLB组帧、编码和并串转换，得到下行数据；

第一端口，与第一可编程逻辑单元相连，用于把下行数据发送至接口板；

第二端口，用于接收下行数据；

第二可编程逻辑单元，与第二端口相连，用于对下行数据进行拆帧，再通过扩展总线对外围设备进行访问，并对访问结果进行上行VLB组帧返回给主控板；

外围设备，通过扩展总线与第二可编程逻辑单元相连。

优选的，第二可编程逻辑单元还用于对访问结果进行上行VLB组帧、编码和并串转换，得到上行数据；第二端口还用于把上行数据发送至主用板；第一端口还用于接收上行数据并发送至所述第一可编程逻辑单元；第一可编程逻辑单元还用于对上行数据进行并串转换、解码和拆帧并恢复出访问结果，并通过本地总线通知CPU读取。

优选的，第一可编程逻辑单元包括：

下行组帧模块，通过本地总线与CPU相连，用于对本地总线的地址、数据以及控制信号进行下行VLB组帧，得到下行VLB帧数据；

第一串行器-解串器，与下行组帧模块和第一端口相连，用于对下行VLB帧数据进行编码和并串转换，得到下行数据，还用于对所述上行数据进行串并转换和解码；

上行拆帧模块，与第一串行器-解串器相连，并通过本地总线与CPU相连，用于对第一串行器-解串器发出的解码后的上行数据进行拆帧。

优选的，第二可编程逻辑单元包括：

第二串行器-解串器，与第二端口相连，用于对下行数据进行串并转换和解码；

下行拆帧模块，与第二串行器-解串器相连，并通过扩展总线与外围设备相连，用于对解码后的下行数据进行拆帧，恢复出本地总线的地址、数据以及控制信号，通过扩展总线对外围设备进行访问；

上行组帧模块，与第二串行器-解串器相连，并通过扩展总线与外围设备相连，用于对访问结果进行上行VLB组帧，得到上行VLB帧数据；

其中，第二串行器-解串器还用于对上行VLB帧数据进行编码和并串转换。

与现有技术相比较，本发明的有益效果在于：本发明把本地总线的地址、数据以及控制信号通过串行器-解串器传输，实现了主控板与接口板的高速连接。

附图说明

图1是本发明提供的本地总线桥接和数据传输的方法流程示意图；

图2是本发明提供的本地总线桥接和数据传输的装置结构示意图；

图3是本发明实施例提供的组帧结构图。

具体实施方式

以下结合附图对本发明的优选实施例进行详细说明，应当理解，以下所说明的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

图1显示了本发明提供的本地总线桥接和数据传输的方法流程示意，如图1所示：

步骤S101，主控板的CPU通过本地总线把访问信息发送至主控板的第一可编程逻辑单元。

步骤S102，第一可编程逻辑单元对本地总线进行下行VLB组帧、编码和并串转换，得到下行数据，并通过主控板的第一端口把下行数据发送至接口板。

其中，第一可编程逻辑单元的下行组帧模块对本地总线的地址、数据以及控制信号进行下行VLB组帧，得到下行VLB帧数据，第一可编程逻辑单元的第一串行器-解串器对下行VLB帧数据进行编码和并串转换，得到下行数据。

步骤S103，接口板的第二可编程逻辑单元通过接口板的第二端口接收下行数据；

步骤S104，第二可编程逻辑单元对下行数据进行拆帧后恢复出本地总线，通过扩展总线对外围设备进行访问，并对访问结果进行VLB上行组帧返回给主控板。

其中，第二可编程逻辑单元的第二串行器-解串器对下行数据进行串并转换和解码后再输入给第二可编程逻辑单元的下行拆帧模块进行拆帧，恢复出本地总线的地址、数据以及控制信号，下行拆帧模块根据本地总线的地址、数据以及控制信号通过扩展总线对外围设备进行访问。

第二可编程逻辑单元对访问结果进行上行VLB组帧、编码和并串转换，得到上行数据，并通过接口板的第二端口把上行数据发送至主控板；主控板的第一可编程逻辑单元通过主控板的第一端口接收上行数据；第一可编程逻辑单元对上行数据进行拆帧后恢复出访问结果，并通过本地总线通知CPU读取访问结果。

其中，第二可编程逻辑单元的对访问结果进行上行VLB组帧，得到上行VLB帧数据，第二可编程逻辑单元的第二串行器-解串器对上行VLB帧数据进行编码和并串转换，得到上行数据。第一可编程逻辑单元的第一串行器-解串器对上行数据进行串并转换和解码后再输入给第一可编程逻辑单元的上行拆帧模块进行拆帧，恢复出访问结果，上行拆帧模块通过本地总线通知CPU读取访问结果。

图2显示了本发明提供的本地总线桥接和数据传输的装置结构示意，如图2所示，主控板包括中央处理单元CPU、第一可编程逻辑单元和第一端口，接口板包括第二端口、第二可编程逻辑单元和外围器件。第一可编程逻辑单元包括下行组帧模块、上行拆帧模块和第一串行器-解串器SerDes模块，第二可编程逻辑单元包括第二SerDes模块、下行拆帧模块和上行组帧模块。其中，第一可编程逻辑单元通过本地总线与CPU相连，第一端口与第一可编程逻辑单元相连，第二可编程逻辑单元通过扩展总线与外围器件相连，第二端口与第二可编程逻辑单元相连。第一可编程逻辑单元的下行组帧模块和上行拆帧模块通过本地总线与CPU相连并连接至第一可编程逻辑单元的第一SerDes模块，第一端口与第一可编程逻辑单元的第一SerDes模块相连。第二可编程逻辑单元的下行拆帧模块和上行组帧模块通过扩展总线与外围器件相连并连接至第二可编程逻辑单元的第二SerDes模块，第二端口与第二可编程逻辑单元的第二SerDes模块相连。

采用本发明本地总线桥接和数据传输的装置，主控板的CPU对接口板的外围设备进行写操作数据传输方法如下：

CPU把本地总线的访问信息送入第一可编程逻辑单元，第一可编程逻辑单元的下行组帧模块对本地总线的地址、数据以及控制信号进行下行VLB组帧，得到下行VLB帧数据，第一SerDes模块对下行VLB帧数据进行编码和并串转换，得到下行数据并发送至第一端口，第一端口把下行数据通过传输介质发送至接口板。接口板的第二端口接收下行数据并送入第二可编程逻辑单元，第二可编程逻辑单元的第二SerDes模块对下行数据进行串并转换和解码，输出并行的下行VLB帧数据至下行拆帧模块，下行拆帧模块对解码后并行的下行VLB帧数据进行拆帧，恢复出本地总线的地址、数据以及控制信号，把得到的本地总线的地址、数据以及控制信号转换到扩展总线上，实现对外围设备的访问。

采用本发明本地总线桥接和数据传输的装置，主控板的CPU对接口板的外围设备进行读操作数据或写操作数据的反馈结果的传输方法如下：

主控板通过主控板的CPU对接口板的外围设备进行写操作数据传输方法把读操作的命令和地址发送给外围设备，在第二可编程逻辑单元的下行拆帧模块处理读操作时，得知主控板需要对外围设备进行读操作，则把地址保存下来，外围设备把需要传输给主控板的读数据传送到扩展总线上并发送至第二可编程逻辑单元，第二可编程逻辑单元的上行组帧模块对读数据和保存的地址进行VLB组帧，若为写操作，则第二可编程逻辑单元直接把主控板传送的数据和地址进行组帧。VLB组帧后，得到上行VLB帧数据并发送至第二可编程逻辑单元的第二SerDes模块，第二SerDes模块对上行VLB帧数据进行编码和并串转换得到上行数据并发送至第二端口，第二端口把上行数据通过传输介质发送至主控板，主控板的第一端口接收上行数据并送入第一可编程逻辑单元，第一可编程逻辑单元的第一SerDes模块对上行数据进行串并转换和解码，输出解码后并行的上行VLB帧数据至下行拆帧模块，下行拆帧模块对解码后并行的VLB帧数据进行拆帧后，通知CPU读取数据。

其中，VLB帧不仅可以传输本地总线，也可以同时传输其他数据，例如DIO((DirectInput/Output，直接输入/输出)数据，VLB帧的传输速率根据传输内容的总流量来确定。

图3显示了本发明实施例提供的组帧结构，如图3所示，VLB帧结构包括帧头seg1字段、访问方式seg2字段、总线地址seg3字段、总线数据seg4字段、DIO数据seg5字段和CRC(Cyclic Redundancy Check，循环冗余校验码)校验seg6字段共六个字段。其中，seg1字段用来帧同步，seg3和seg4分别是本地总线的总线地址和总线数据，seg2字段由8bit有效位组成，根据CPU访问方式将seg2字段定义如下：十六进制00为写操作、十六进制01为读操作、其他数值表示为空闲地址idle addresss操作，当seg2字段为idle address操作时，扩展总线不响应读写操作，DIO字段的操作不受idle address约束，seg5字段用来传送DIO数据，seg6字段对VLB帧进行校验，校验不通过的表示该VLB帧为无效帧。

下面通过一个具体实施例，对本发明本地总线桥接和数据传输的方法进行详细说明。

本实施例中的第一SerDes模块和第二SerDes模块按照8B/10B编码进行转换，要求输入数据位宽为8bit，输出数据位宽为10bit，因此VLB帧的每个字段数据以字节为单位，不足8bit，需要进行填补。

当主控板对接口板的外围设备进行读写操作时，CPU通过本地总线将读写操作的目的地址和数据发送给下行组帧模块进行处理，在上行组帧模块和下行组帧模块中，都包含有两个缓存：响应缓存和组帧缓存。

下行组帧模块的处理流程为：将下行组帧模块的响应缓存清空后，将帧头、访问方式、本地总线的地址和数据、DIO数据按照VLB帧结构依次填入响应缓存，同时进行CRC校验，最后将CRC校验结果写入响应缓存中。其中，如果主控板的本地总线不访问接口板时，则将seg2字段填充为idle address。当响应缓存中的VLB帧各字段都填充完成后，将响应缓存中的数据存入组帧缓存中等待发送。当上一帧VLB数据传送完成时，第一可编程逻辑单元的第一SerDes模块从下行组帧模块的组帧缓存中取数据进行8B/10B编码和并串转换，转换后的高速串行的下行VLB帧数据经过第一端口和第二端口，发送给接口板第二可编程逻辑单元的第二SerDes模块。

第二SerDes模块对下行VLB帧数据进行串并转换和10B/8B解码，输出并行数据给下行拆帧模块，再根据帧头位置同步到下行拆帧模块，对解码后的下行VLB帧数据进行拆帧，同时进行CRC校验，校验不通过时直接丢弃VLB帧，否则DIO数据发送到DIO端口操作；并根据seg2字段的访问方式将地址总线和数据总线传到扩展总线上，对外围设备的寄存器进行读写操作，同时，在上行组帧模块中进行上行VLB组帧。

上行组帧模块对各个访问操作的对应的组帧流程如下：

a)当主控板对接口板进行写操作时，写入寄存器同时将访问方式、地址总线和数据总线填入上行组帧模块的响应缓存；

b)当主控板对接口板进行读操作时，将读地址和扩展总线返回的读数据填入上行组帧模块的响应缓存；

c)当为idle address操作时，将seg2字段置为idle address，seg3和seg4字段的所有bit置为1，填入上行组帧模块的响应缓存。

同时，将帧头、DIO数据按照VLB帧结构也写入相应的缓存位置，并进行CRC校验，将CRC校验结果写入响应缓存，当响应缓存中VLB帧的各字段都填充完成后，将响应缓存的数据存入组帧缓存。

当上一帧上行VLB帧数据传送完成时，第二SerDes模块从上行组帧模块的组帧缓存中读取数据进行8B/10B编码和并串转换。转换后的高速串行的上行VLB帧数据经第二端口和第一端口，发送给主控板第一可编程逻辑单元的第一SerDes模块。

第一SerDes模块将高速串行的上行VLB帧数据进行串并转换和10B/8B解码，再根据帧头位置同步到上行拆帧模块，对上行VLB帧数据进行拆帧，同时进行CRC校验，校验不通过时直接丢弃VLB帧，否则将读取到有效的地址和数据写入上行拆帧模块的缓存中，等待CPU的接收，DIO数据发送到DIO端口操作。

CPU判断响应缓存的地址寄存器不为idle address时，从上行拆帧模块的缓存中读取数据，完成写过程校验或者读过程。

综上所述，本发明具有以下技术效果：本发明提供了一种通过本地总线桥接的方法实现主控板与接口板之间的数据传输，通过可编程逻辑器件对本地总线的地址、数据和控制信号进行组帧，并利用两个可编程器件的SerDes高速串行接口实现板间帧数据的传输，从而实现主控板对接口板外围器件的控制，有效地解决了主控板与接口板之间接口连线繁多、PCB布线困难的问题，达到了降低硬件成本、提高系统运行速度的效果。

尽管上文对本发明进行了详细说明，但是本发明不限于此，本领域技术人员可以根据本发明的原理进行各种修改。因此，凡按照本发明原理所作的修改，都应当理解为落入本发明的保护范围。

Claims (10)

1.一种本地总线桥接和数据传输的方法，其特征在于，包括以下步骤：

主控板的中央处理单元CPU通过本地总线把访问信息发送至主控板的第一可编程逻辑单元；

所述第一可编程逻辑单元对所述本地总线进行下行虚拟总线帧VLB组帧、编码和并串转换得到下行数据，并通过主控板的第一端口把所述下行数据发送至接口板；

所述接口板的第二可编程逻辑单元通过接口板的第二端口接收所述下行数据；以及

所述第二可编程逻辑单元对所述下行数据进行串并转换、解码和拆帧后恢复出本地总线，通过扩展总线对外围设备进行访问，并对访问结果进行上行VLB组帧返回给主控板。

2.根据权利要求1所述的方法，其特征在于，所述第一可编程逻辑单元对所述本地总线进行下行VLB组帧、编码和并串转换得到下行数据，包括：

所述第一可编程逻辑单元的下行组帧模块对所述本地总线的地址、数据以及控制信号进行下行VLB组帧，得到下行VLB帧数据；以及

所述第一可编程逻辑单元的第一串行器-解串器对所述下行VLB帧数据进行编码和并串转换，得到所述下行数据。

3.根据权利要求2所述的方法，其特征在于，所述第二可编程逻辑单元对所述下行数据进行串并转换、解码和拆帧后恢复出本地总线，通过扩展总线对外围设备进行访问，包括：

所述第二可编程逻辑单元的第二串行器-解串器对所述下行数据进行串并转换和解码后再输入给所述第二可编程逻辑单元的下行拆帧模块进行拆帧，恢复出本地总线的地址、数据以及控制信号；以及

所述下行拆帧模块根据所述本地总线的地址、数据以及控制信号通过扩展总线对外围设备进行访问。

4.根据权利要求3所述的方法，其特征在于，所述对访问结果进行上行VLB组帧返回给主控板，包括：

接口板的第二可编程逻辑单元对访问结果进行上行VLB组帧、编码和并串转换，得到上行数据，并通过接口板的第二端口把所述上行数据发送至主控板；

所述主控板的第一可编程逻辑单元通过主控板的第一端口接收所述上行数据；以及

所述第一可编程逻辑单元对所述上行数据进行串并转换、解码和拆帧后恢复出访问结果，并通过本地总线通知CPU读取所述访问结果。

5.根据权利要求4所述的方法，其特征在于，所述第二可编程逻辑单元对访问结果进行上行VLB组帧、编码和并串转换，得到上行数据，包括：

所述第二可编程逻辑单元的上行组帧模块对所述访问结果进行上行VLB组帧，得到上行VLB帧数据；以及

所述第二可编程逻辑单元的第二串行器-解串器对所述上行VLB帧数据进行编码和并串转换，得到所述上行数据。

6.根据权利要求5所述的方法，其特征在于，所述第一可编程逻辑单元对所述上行数据进行串并转换、解码和拆帧后恢复出访问结果，并通过本地总线通知CPU读取访问结果，包括：

所述第一可编程逻辑单元的第一串行器-解串器对所述上行数据进行串并转换和解码后再输入给所述第一可编程逻辑单元的上行拆帧模块进行拆帧，恢复出访问结果；以及

所述上行拆帧模块通过本地总线通知CPU读取访问结果。

7.一种本地总线桥接和数据传输的装置，其特征在于，包括：

中央处理单元，通过本地总线发送访问信息；

第一可编程逻辑单元，通过本地总线与中央处理单元CPU相连，用于对所述本地总线进行下行虚拟总线帧VLB组帧、编码和并串转换得到下行数据；

第一端口，与所述第一可编程逻辑单元相连，用于把所述下行数据发送至接口板；

第二端口，用于接收所述下行数据；

第二可编程逻辑单元，与所述第二端口相连，用于对所述下行数据进行拆帧，再通过扩展总线对外围设备进行访问，并对访问结果进行上行VLB组帧返回给主控板；以及

外围设备，通过扩展总线与所述第二可编程逻辑单元相连。

8.根据权利要求7所述的装置，其特征在于，所述第二可编程逻辑单元还用于对所述访问结果进行上行VLB组帧、编码和并串转换，得到上行数据；所述第二端口还用于把所述上行数据发送至主用板；所述第一端口还用于接收所述上行数据并发送至所述第一可编程逻辑单元；以及所述第一可编程逻辑单元还用于对所述上行数据进行并串转换、解码和拆帧恢复出访问结果并，并通过本地总线通知CPU读取。

9.根据权利要求8所述的装置，其特征在于，所述第一可编程逻辑单元包括：

下行组帧模块，通过本地总线与所述CPU相连，用于对所述本地总线的地址、数据以及控制信号进行下行VLB组帧，得到下行VLB帧数据；

第一串行器-解串器，与所述下行组帧模块和所述第一端口相连，用于对所述下行VLB帧数据进行编码和并串转换，得到下行数据，还用于对所述上行数据进行串并转换和解码；以及

上行拆帧模块，与所述第一串行器-解串器相连，并通过本地总线与所述CPU相连，用于对所述第一串行器-解串器发出的解码后的上行数据进行拆帧。

10.根据权利要求9所述的装置，其特征在于，所述第二可编程逻辑单元包括：

第二串行器-解串器，与所述第二端口相连，用于对所述下行数据进行串并转换和解码；

下行拆帧模块，与所述第二串行器-解串器相连，并通过扩展总线与所述外围设备相连，用于对解码后的下行数据进行拆帧，恢复出本地总线的地址、数据以及控制信号，通过扩展总线对外围设备进行访问；以及

上行组帧模块，与所述第二串行器-解串器相连，并通过扩展总线与所述外围设备相连，用于对所述访问结果进行上行VLB的组帧，得到上行VLB帧数据；

其中，所述第二串行器-解串器还用于对所述上行VLB帧数据进行编码和并串转换。

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