WO2010000194A1 - 一种数据交叉方法和装置 - Google Patents

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WO2010000194A1
WO2010000194A1 PCT/CN2009/072517 CN2009072517W WO2010000194A1 WO 2010000194 A1 WO2010000194 A1 WO 2010000194A1 CN 2009072517 W CN2009072517 W CN 2009072517W WO 2010000194 A1 WO2010000194 A1 WO 2010000194A1
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WO
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data
chip
tupp
pins
selector
Prior art date
Application number
PCT/CN2009/072517
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English (en)
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Inventor
杨宜
张志伟
黄炜
Original Assignee
中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/15—Interconnection of switching modules
    • H04L49/1507—Distribute and route fabrics, e.g. sorting-routing or Batcher-Banyan
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/101—Packet switching elements characterised by the switching fabric construction using crossbar or matrix

Definitions

  • the present invention relates to a data stream crossing technique, and more particularly to a data crossing method and apparatus.
  • the demand for communication bandwidth is increasing. Therefore, in the digital optical fiber communication system, the demand for cross-connection is also increasing, and the cross-connection matrix is the core of the optical cross-connect device.
  • SDH Synchronous Digital Hierarchy
  • AUDX space division cross matrix
  • TUDX time division cross matrix
  • the cross-demand requirement for small capacity is generally implemented by a single chip method, such as: SDH integrated chip supporting 5G capacity TU11 granularity time division.
  • SDH integrated chip supporting 5G capacity TU11 granularity time division.
  • the chip scale has increased dramatically, and it has become no longer feasible to achieve ultra-large capacity crossover on a single chip.
  • on-chip RAM usage will exceed 10Mbit, and the layout and routing within the chip becomes a big problem.
  • SERDES serial/parallel-serial converters
  • the Crossbar structure appears.
  • the Crossbar is called a crossbar matrix or a crossbar matrix.
  • a crossbar matrix Crossbar/CLOS
  • a large-capacity cross matrix can be built by multiple small-capacity cross-chips.
  • the amount of chips on the board will increase sharply in the square when the system is expanded, which is obviously difficult to receive for the current large capacity crossover demand.
  • FIG. 1 there is also a crossover mode in which BIT interleaving is used, and when the 40G capacity is realized by the interleaving method of BIT interleaving, the cross structure shown in FIG. 1 is used.
  • the data flow first After two 20G tributary pointer positioning (TUPP, Tributary Unit Payload Process) chip pointer positioning, after two 20G TUDX chips cross, 40G cross capacity can be achieved.
  • the TUPP chip is used for branch pointer positioning and overhead processing.
  • the TUDX chip is used to cross the branch data stream.
  • the cross structure shown in FIG. 2 is used.
  • the data stream is first positioned by the pointers of four 20G TUPP chips, and after crossing the four 20G TUDX chips, the crossover capacity of 80G can be realized.
  • the TUPP chip is used for branch pointer positioning and overhead processing.
  • the TUDX chip is used to cross the branch data stream.
  • a data interleaving device comprising at least one dedicated integrated circuit ASIC single chip, the ASIC single chip comprising: eight 2.5G backplane serial/parallel converter SERDES, one 20G branch pointer positioning TUPP, one 40G Time division cross matrix TUDX, four sets of selectors, wherein eight 2.5G backplane SERDES are connected to 20G TUPP through eight SERDES ⁇ TUPP data lines and eight TUPP ⁇ SERDES data lines; 20G TUPP is connected to 40GTUDX through the data line of eight-way TUPP ⁇ TUDX;
  • the 40G TUDX is connected to the third, fourth, fifth, and sixth four selectors through the eight-way TUDX-selector data line.
  • the third, fourth, fifth, and sixth four selectors pass the eight-way selector.
  • the TUPP data line is connected to 20G TUPP.
  • the ASIC single chip further comprises: two sets of selectors, twelve pairs of 2.5G redundancy
  • 20G TUPP is directly connected to pins A and C through four TUPP ⁇ SERDES data lines, and is connected to the first selector through two TUPP ⁇ selector data lines.
  • the first selector passes two way selectors ⁇ SERDES data lines.
  • 20G TUPP is also connected to the second selector through two TUPP ⁇ selector data lines, and the second selector is connected to pin A' through two selectors ⁇ SERDES data lines;
  • Pins B, D, and F are connected to 40G TUDX through six SERDES ⁇ TUDX data lines, and pin B' is connected to 40GTUDX through two SERDES ⁇ TUDX data lines.
  • the pin F is connected to the third selector through two SERDES ⁇ selector data lines, and the third selector is connected to the 20G TUPP through the two-way selector ⁇ TUPP data line;
  • Pins B', D', and F are connected to the fourth, fifth, and sixth selectors through six SERDES ⁇ selector data lines, and the fourth, fifth, and sixth selectors are selected by six paths.
  • ⁇ TUPP data line is connected to 20G TUPP;
  • the 40G TUDX is connected to the first selector through two TUDX ⁇ selector data lines.
  • the first selector is connected to pin E through two selectors ⁇ SERDES data line, and through two TUDX ⁇ selector data lines and second The selector is connected, and the second selector is connected to the pin A' through the two-way selector ⁇ SERDES data line.
  • the 40G TUDX is also directly connected to the pins C' and E' through the four-way TUDX ⁇ SERDES data line.
  • the device comprises two ASIC single chips, and the pin E of the first chip is connected to the pin F of the second chip through two 1 ⁇ 2 data lines, and the pins A', C', E 'Connected to the pins B', D', F of the second chip through the six-way 1 ⁇ 2 data lines;
  • the pins A, C, and E of the second chip are connected to the pins B, D, and F of the first chip through six 2 ⁇ 1 data lines respectively; the pin A' of the second chip passes two paths 2 ⁇ 1 The data line is connected to pin B' of the first chip.
  • the 20G TUPP internally includes a 2BITS splitting module and a 2BITS reassembly module.
  • the device comprises four ASIC single chips, pins A, C of the first chip.
  • E is connected to the pins B of the second, third, and fourth chips, respectively, and the pins A', C', and E' of the first chip are respectively connected to the pins F of the second, third, and fourth chips. ;
  • the pins A, C, and E of the second chip are respectively connected to the pins D of the first, third, and fourth chips, and the pins A', C', and E' of the second chip are respectively associated with the first, Third, fourth chip pins
  • Pins A, C, and E of the third chip are connected to pins B, D, and F of the first, second, and fourth chips, respectively, and pins A', C', and E' of the third chip are respectively Connected to the pins D' of the first, second, and fourth chips;
  • the pins A, C, and E of the fourth chip are respectively connected to the pins F of the first, second, and third chips, and the pins A', C', and E' of the fourth chip are respectively associated with the first, The second, third chip is connected to pin B'.
  • a data crossing method comprising the following steps:
  • the CPU sends a configuration command to the data crossover device
  • the cross device converts the serial data stream into a parallel data stream, and then performs pointer positioning on the obtained parallel data stream according to the configuration command, and obtains the data after the pointer is positioned;
  • step D is performed; otherwise, step D is directly executed;
  • step F is performed; otherwise, step F is directly executed;
  • the data crossover method and device of the present invention uses an ASIC single chip to realize 20G cross capacity, and uses two ASIC single chips to realize 40G cross capacity, and uses four ASIC single chips to realize 80G cross capacity, and uses 20G.
  • a crossover capacity of 20G can be realized; another identical chip can be cascaded on the chip, that is, through two identical chip cascades, a 40G cross capacity can be realized through a reasonable data stream connection; Cascading the other three identical chips on the chip, that is, through four identical chip cascades, the 80G cross capacity can be realized through a reasonable data stream connection; and so on, as long as the same multiple The ASIC single chip cascades to achieve smooth expansion.
  • the chip usage does not increase sharply in a square relationship, which greatly reduces the expansion cost.
  • FIG. 1 is a schematic diagram of a time division crossover of a 40G capacity realized by implementing a Crossbar structure in the prior art
  • FIG. 2 is a schematic diagram of a time division crossover of an 80G capacity realized by implementing a Crossbar structure in the prior art
  • FIG. 3 is an application specific integrated circuit (ASIC) single according to the present invention. Schematic diagram of the chip architecture;
  • FIG. 4 is a schematic diagram of a 20G capacity crossover device implemented by the present invention.
  • FIG. 5 is a schematic view of a 40G capacity crossover device implemented by the present invention
  • 6A is a schematic diagram of a first chip in an 80G capacity crossover device implemented by the present invention
  • FIG. 6B is a schematic diagram of a second chip in an 80G capacity crossover device implemented by the present invention
  • FIG. 6D is a schematic diagram of the fourth chip in the 80G capacity crossover device implemented by the present invention
  • FIG. 7 is a schematic diagram of the 2BITS segmentation and recombination according to the present invention.
  • Time-division cross-chips are generally composed of two key components: TUPP chip and TUDX chip.
  • the requirements for ASIC resource types are different.
  • the TUDX chip mainly occupies RAM resources, while the TUPP chip consumes more logic and trigger resources.
  • the basic idea of the present invention is: Integrate 20G TUPP and 40G TUDX in one chip, use 20G TUPP and 40G TUDX asymmetric architecture, and use 2BITS segmentation in 20G TUPP Module and 2BITS reassembly module, and use two sets of twelve pairs of 2.5Gbps rate redundant SERDES to build ASIC single chip through reasonable layout.
  • the ASIC single chip constructed can directly realize the cross capacity of 20G; two identical ASIC single chips are cascaded and cascaded through a reasonable data stream to realize the cross capacity of 80G. At the same time, a larger capacity crossover can be achieved by cascading more of the ASIC single chips. It can be seen that the present invention can realize smooth expansion from small cross capacity to large cross capacity as long as it is cascaded on the basis of an ASIC single chip. Moreover, in the prior art, the Crossbar method is used to implement a large-capacity cross-matrix. When the system is expanded, the chip usage does not increase linearly, which greatly reduces the expansion cost.
  • the ASIC single chip includes: eight 2.5G backplane SERDES, one 20G TUPP, six groups of selectors, two groups of twelve pairs of 2.5G Redundant SERDES, a 40G TUDX, for convenience of explanation, in the following description, the ASIC single chip is simply referred to as a chip, wherein
  • the transmit pins of the twelve pairs of 2.5G redundant SERDES are A, C, E, A', C', F; the receiving pins are 8, D, F, B', D', F respectively;
  • Eight 2.5G backplane SERDES are connected to 20G TUPP through eight SERDES ⁇ TUPP data lines and eight TUPP ⁇ SERDES data lines;
  • SERDES ⁇ TUPP indicates the flow direction after data input.
  • the SERDES ⁇ TUPP data line indicates that the data is input from the SERDES to the TUPP, and the other data lines are the same.
  • 20G TUPP is connected to 40G TUDX through the eight-way TUPP ⁇ TUDX data line.
  • the 20G TUPP is directly connected to pin A and pin C through four TUPP ⁇ SERDES data lines respectively, through two TUPP ⁇ selector data lines and the first choice.
  • the first selector is connected to the pin E through a two-way selector ⁇ SERDES data line, and is connected to the second selector through the data lines of the two TUPP-selectors, and the second selector passes through the two-way selector ⁇ SERDES
  • the data line is connected to pin A'; pins B, D, and F are connected to 40G TUDX through six SERDES ⁇ TUDX data lines, and pin B' is connected to 40G TUDX through two SERDES ⁇ TUDX data lines;
  • Pin F is connected to the third selector through two SERDES ⁇ selector data lines.
  • the third selector is connected to 20G TUPP through two-way selector ⁇ TUPP data line.
  • the 40G TUDX passes the eight-way TUDX ⁇ selector data line respectively.
  • Third, fourth, fifth, sixth, the four sets of selectors are connected, the third, fourth, fifth, sixth four sets of selectors are connected to the 20G TUPP through the eight-way selector ⁇ TUPP, pin B', lead
  • the foot D' and the pin F are respectively connected to the fourth, fifth and sixth selectors through the six-way SERDES ⁇ selector data line, and the fourth, fifth and sixth three selectors pass the six Road selector - TUPP data line is connected to 20G TUPP;
  • 40G TUDX is connected to the first selector through two TUDX ⁇ selector data lines.
  • the first selector is connected to pin E through two selectors ⁇ SERDES data line.
  • the 40G TUDX passes two TUDX ⁇ selector data lines and the first The second selector is connected, and the second selector is connected to the pin A' through the two-way selector ⁇ SERDES data line.
  • the 40G TUDX is also directly connected to the pins C' and E' through the four-way TUDX ⁇ SERDES data line.
  • the chip has the following characteristics: ⁇ 20A TUPP and 40G TUDX asymmetric architecture; 2BITS segmentation and recombination in TUPP, the specific segmentation and recombination method belongs to the prior art, see the following description; completed in 40G TUDX 40G capacity data stream crossover or 80G capacity 2BITS data stream crossover; provides two sets of twelve pairs of 2.5Gbps rate redundant SERDES for cascading expansion.
  • the chip is the basis of the present invention, and a plurality of intersection devices can be constructed by using a plurality of the chip cascades: for example, a single chip constitutes a cross device for realizing a 20G cross capacity, and the two chips are cascaded to realize 40G cross-capacity crossover device, four of the chip cascades constitute a crossover device for realizing 80G cross capacity, and can also constitute a crossover device for realizing a larger capacity, and all the crossover devices constructed by using the chip are built in based on storage
  • the forwarding mechanism is also in the device that crosses according to the CPU configuration.
  • the device includes, but is not limited to, an SDH, Plesiochronous Digital Hierarchy (PDH) transmission device.
  • the crossover device is specifically built into the cross-board of the device.
  • воду ⁇ ированн ⁇ е SERDES provide 20G input and output capacity for a single chip.
  • 2BITS segmentation module and 2BITS recombination module are built in, which can perform 2BITS segmentation on the data stream output to the 40G TUDX direction and 2BITS recombination on the input data stream from the 40G TUDX direction when the CPU configuration is enabled.
  • 20G TUPP can receive 8 channels of 2.5G data stream.
  • the 40G TUDX is compatible with 80GB capacity 2BITS data stream crossover. After completing 40G capacity or 80G 2BITS data stream, it can output 16 channels of data stream. Access to the 20G TUPP part of the chip, and the other eight channels are output to the core through the redundant SERDES in the chip.
  • the TUPP of the 20G capacity inside the ASIC chip selects an eight-way data stream from the 40G TUDX in the chip or an eight-way data stream input from the redundant SERDES.
  • the data flow connections and selector design are shown in Figure 3.
  • the crossover device of the present invention is built into a device that is based on a store-and-forward mechanism and that crosses according to a CPU configuration.
  • the single ASIC single chip can realize the 20G cross capacity, and the specific implementation method is combined with FIG. 4, and the method for implementing the 20G cross capacity is as follows, including the following steps:
  • Step 41 The CPU sends a configuration command to the chip.
  • Step 42 After the eight 2.5G data streams enter the eight 2.5G backplane SERDES of the chip according to the configuration command, the eight 2.5G backplane SERDES converts the received eight 2.5G data streams from the serial eight channels into parallel. After the eight-way, the converted eight-way data line is sent to the 20G TUPP through the SERDES ⁇ TUPP data line.
  • Step 43 The 20G TUPP performs pointer positioning on the received data stream according to the configuration command, and determines that all the eight data streams after the pointer is located are sent to the 40G TUDX according to the position pointed by the pointer, according to the configuration command.
  • Step 44 The 40G TUDX performs data crossover on the received eight-way data stream according to the configuration command, and then sends all the intersected eight-way data streams to the 20G TUPP.
  • Step 45 The 20G TUPP determines that the received eight-way data stream is inserted according to the configuration command and then sends it to the eight 2.5G backplane SERDES according to the configuration command.
  • Step 46 Eight 2.5G backplanes
  • the SERDES converts the received parallel eight-way data stream into a serial eight-way output and outputs the off-chip.
  • the chips operating in this mode do not use the 2BITS splitting module and the 2BITS reassembly module in 20G TUPP, and half of the TUDX circuits and 2.5G redundant SERDES are unused.
  • the 40G cross capacity can be realized.
  • the chip located above FIG. 5 is the first chip, and the chip below FIG. 5 is the second chip.
  • the chip, the connection between the two chips is as follows: The pin E of the first chip is connected to the pin F of the second chip through two 1 ⁇ 2 data lines, the pins A', C of the first chip ', E' is connected to the pins B', D', F of the second chip through the six-way 1 ⁇ 2 data lines;
  • the arrow in 1 ⁇ 2 indicates the flow direction after the data input, and the 1 ⁇ 2 data line indicates that the data flows from the first chip to the second chip, and the other data lines are the same.
  • the pins A, C, and E of the second chip are connected to the pins B, D, and F of the first chip through six 2 ⁇ 1 data lines respectively; the pin A' of the second chip passes two paths 2 ⁇ 1 The data line is connected to pin B' of the first chip.
  • the working principle of implementing 40G cross capacity is shown in Figure 5:
  • the eight-way data stream of the 20G TUPP output of the first chip directly enters 40G TUDX; meanwhile, the 20G TUPP of the second chip uses eight 2.5G redundancy in the chip.
  • SERDES output eight data streams, respectively input to the first 2.5G redundant SERDES of the first chip, thus entering the 40G TUDX of the first chip, the 40G TUDX of the first chip completes the 40G branch crossing, the eight way
  • the data stream is sent directly back to the 20G TUPP of the chip, and the other eight streams are output with eight 2.5G redundant SERDES outputs in the chip and input to the second 2.5G redundant SERDES of the second chip.
  • the 20G TUPPs of the two chips are respectively outputted through the backplane SERDES after completing the necessary overhead insertion for each of the eight received data streams.
  • Step 51 The CPU sends a configuration command to both the chips.
  • Step 52 Eight of the sixteen 2.5G data streams enter the eight 2.5G backplane SERDES of the first chip according to the configuration command, and the other eight enters the second chip of the eight 2.5G backplane SERDES, each chip
  • the eight 2.5G backplane SERDES converts the received eight-way 2.5G data stream from the serial eight-way to the parallel eight-way, and the converted eight-way through the SERDES ⁇ TUPP data line.
  • the data lines are sent to the respective 20G TUPP.
  • Step 53 The 20G TUPP of the first chip performs pointer positioning on the received data stream according to the configuration command, and according to the configuration command, determines that all the eight-way data streams after the pointer is located according to the position pointed by the pointer are determined. 40G TUDX sent to itself; At the same time, the 20G TUPP of the second chip performs pointer positioning on the received data stream according to the configuration command, and according to the configuration command, it is determined that the data is not divided, according to the position pointed by the pointer according to FIG. The data in the data direction sends all the eight-way data stream after the pointer is located to the 40G TUDX of the first chip.
  • Step 54 The 40G TUDX of the first chip performs data crossover on the received 16 channels of data streams according to the configuration command, and sends the eight channels of the intersected 16 channels of data streams to its own 20G TUPP, according to the figure.
  • the trend in 5 sends another eight way to the 20G TUPP of the second chip.
  • Step 55 The 20G TUPP of the two chips are determined according to the configuration command, and after the data re-grouping is not required, the received eight-way data stream is inserted according to the configuration command, and then sent to each of the eight 2.5G backplane SERDES.
  • Step 56 The eight 2.5G backplane SERDES of the two chips convert the received parallel eight-way data stream into a serial eight-way output.
  • the second chip operating in this mode is only equivalent to 20G TUPP, its 40G TUDX is unused, and the 2BITS split module and 2BITS reassembly module in 20G TUPP are also not used.
  • the 80G cross capacity can be realized, as shown in FIG. 6A, 6B, 6C, and 6D.
  • 6A shows the first chip
  • 6B shows the second chip
  • 6C represents the third chip
  • 6D represents the fourth chip.
  • the connection between the four chips is as follows: Pins A, C of the first chip E is connected to the pins B of the second, third, and fourth chips respectively, and the pins A', C', and E' of the first chip are respectively connected to the pins F of the second, third, and fourth chips, respectively.
  • pins A, C, and E of the second chip are respectively connected to pins D of the first, third, and fourth chips Connected, the pins A', C', E' of the second chip are respectively connected to the pins of the first, third, and fourth chips
  • Pins A, C, and E of the third chip are connected to pins B, D, and F of the first, second, and fourth chips, respectively, and pins A', C', and E' of the third chip are respectively Connected to the pins D' of the first, second, and fourth chips;
  • the pins A, C, and E of the fourth chip are respectively connected to the pins F of the first, second, and third chips, and the pins A', C', and E' of the fourth chip are respectively associated with the first, The second, third chip is connected to pin B'.
  • FIG. 6A, 6B, 6C, and 6D The working principle of implementing 80G cross-capacity is shown in Figure 6A, 6B, 6C, and 6D: 20G TUPP of each chip outputs 2BIT data stream obtained by octave 2BIT segmentation to TUDX through 2BIT split mode, where two 2BIT data streams are directly Entering the 40G TUDX of this chip, the other six 2BIT data streams are output to the two 2.5G redundant SERDES of the other three chips by using the six 2.5G redundant SERDES outputs in the chip.
  • the 40G TUDX of each chip collects two 2BIT streams from the 20G TUPP of the chip and six 6BIT streams from the other three chips of the six 2.5G redundant SERDES 20G TUPP.
  • the 20G TUPP of each chip collects two 2BIT data streams from the 40G TUDX of the chip and six 6BIT data streams from the other three chips of the four 2.5G redundant SERDES 40G TUDX, and collects the collected eight 2BIT data streams. 2BIT reorganization, after completing the necessary overhead insertion, output through eight 2.5G backplane SERDES.
  • Step 61 The CPU sends a configuration command to all four of the chips.
  • Step 62 The 32-channel 2.5G data stream enters each of the eight 2.5G backplane SERDES of each chip according to the configuration command, and the eight 2.5G backplane SERDES of each chip will receive the received eight-way 2.5G data. After the stream is converted from serial eight to parallel eight, the converted eight data lines are sent to the respective 20G TUPP through the SERDES ⁇ TUPP data line.
  • Step 63 The 20G TUPP of each chip performs pointer positioning on the received data stream according to the configuration command, and after performing data splitting according to the configuration command, obtains an eight-way 2BITS data stream, and obtains an eight-way 2BITS data stream according to the position pointed by the pointer.
  • the two channels are sent to their own 40G TUDX, according to the position pointed by the pointer, according to the direction in FIG. 6A, 6B, 6C, 6D, each of the other 6 channels is respectively assigned to the second, third and fourth chips. .
  • Step 64 The 40G TUDX of each chip performs data crossover on the received eight-way data stream according to the configuration command, and then sends two of the intersected eight-way data streams to its own 20G TUPP, according to FIG. 6A, 6B. In the 6C and 6D directions, each of the other 6 channels is assigned to the 20G TUPP of the second, third, and fourth chips.
  • Step 65 The 20G TUPP of each chip reorganizes the received eight-way 2BITS data stream according to the configuration command, performs overhead insertion according to the configuration command, and then sends the eight-way data stream after the overhead insertion to the respective eight 2.5G. Backplane SERDES.
  • Step 66 Each of the five 2.5G backplane SERDES of each chip converts the received parallel eight-way data stream into a serial eight-way output itself.
  • FIG. 7 is a schematic diagram of 2BITS segmentation and recombination according to the present invention.
  • the high bit indicates the MSB (the most significant bit) and the least significant bit (LSB) is followed.
  • the eight bits of all the data streams in the data stream after the pointer positioning by TUPP are divided into a group of eight adjacent bits in descending order, and the divided groups are also the same.
  • the MSB the most significant bit
  • the LSB is arranged in the following principle.
  • [7: 6] of data stream A, [7: 6] of data stream B, [7: 6] of data stream C, and [7: 6] of data stream D are placed in the same group, at the forefront, It is a high-order group; [5: 4] of data stream A, [5: 4] of data stream B, [5: 4] of data stream C, and [5: 4] of data stream D are placed in the same group , located immediately after the high-order group, called the sub-high-order group; [3: 2] of data stream A, [3: 2] of data stream B, [3: 2] of data stream C, and data stream D The [3: 2] are placed in the same group, located immediately after the next highest group, called the second lower group; the data stream A [1: 0], the data stream B [1: 0], the data stream C[1:0] and [1:0] of data stream D are placed in the same group, at the end, called the lower group, thus completing the segmentation of the data stream;
  • the order of the different data streams is consistent with that before the split. If each bit A[7:6], A[5:4], A[3:2], A[l:0] of data stream A is extracted from each group, each bit of the A data stream is taken. According to the MSB first, the LSB is arranged in the following principle, and the same method B, C, and D data streams are taken, because the data stream A is at the forefront before the split, so the reorganization is also at the forefront, so that the final arrangement
  • the outgoing data stream locations are A, B, C, and D, which restores the data stream to the previous data stream.
  • the present invention discloses a data crossing method and apparatus, which are capable of simultaneously achieving various large-capacity and small-capacity intersections and saving chips used.
  • the data crossing method and device cascading the same plurality of ASIC single chips to achieve smooth expansion; Compared with the large-capacity cross-matrix in operation, the chip usage does not increase sharply in the square relationship, which greatly reduces the expansion cost.

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  • Engineering & Computer Science (AREA)
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  • Multi Processors (AREA)

Description

一种数据交叉方法和装置 技术领域
本发明涉及数据流交叉技术， 尤其是指一种数据交叉方法及装置。
背景技术
随着互联网技术的发展， 人们对通信带宽的需求量越来越大， 因此， 在 数字光纤通信系统中， 对交叉连接的需求也越来越大， 交叉连接矩阵是光交 叉连接设备的核心。
在同步数字体系 （ SDH, Synchronous Digital Hierarchy )设备中， 业务的 调配都是通过交叉单元完成的， 交叉单元处于 SDH设备的核心地位。 SDH 设备的交叉矩阵设计分为空分交叉矩阵（AUDX )和时分交叉矩阵（TUDX ) 两种， 其中， TUDX指的是以支路单元（TU )为交叉单位的交叉矩阵。
在现有技术中，对于容量较小的交叉需求， 一般釆用单芯片方式来实现， 如： 支持 5G容量 TU11粒度时分交叉的 SDH集成化芯片。 但随着交叉容量 的要求越来越高， 芯片规模剧增， 单芯片实现超大容量交叉变得不再可行。 如： 要实现 40G容量 TU12粒度的时分交叉， 片内 RAM使用将超过 10Mbit, 芯片内的布局布线也成为很大问题， 同时单片使用大量串并 /并串转换器 ( SERDES ) , 功耗上升显著。
于是， 出现了 Crossbar结构， Crossbar被称为交叉开关矩阵或纵横式交 换矩阵， 釆用交叉开关矩阵（Crossbar/CLOS )结构， 可以通过多片小容量交 叉芯片搭建大容量交叉矩阵。但是釆用这种结构时， 为了保持全交叉的特性， 系统扩容时单板上芯片用量将以平方关系剧增， 对于目前超大容量交叉需求 来说显然难以接收。
现有技术中， 还有一种釆用 BIT间插的交叉方式， 釆用 BIT间插的交叉 方式实现 40G容量时釆用如图 1所示的交叉结构。 如图 1所示， 数据流首先 经过两个 20G的支路指针定位（ TUPP , Tributary Unit Payload Process )芯片 的指针定位后，经过两个 20G的 TUDX芯片进行交叉， 即可实现 40G的交叉 容量。 TUPP芯片是用来进行支路指针定位和开销处理的， TUDX芯片是用来 进行支路数据流交叉的。 TUPP芯片和 TUDX芯片集成在一起即构成完整的 时分交叉装置。可见，实现 40G的交叉容量时，总共需要两个 20G的 TUPP 芯 片和两个 20G的 TUDX芯片， 总共需要 4=22个芯片。
现有技术中， 釆用 BIT间插的交叉方式实现 80G容量时釆用如图 2所示 的交叉结构。 如图 2所示， 数据流首先经过四个 20G的 TUPP芯片的指针定 位后， 经过四个 20G的 TUDX芯片进行交叉， 即可实现 80G的交叉容量。 TUPP芯片是用来进行支路指针定位和开销处理的， TUDX芯片是用来进行支 路数据流交叉的。 TUPP芯片和 TUDX芯片集成在一起即构成完整的时分交 叉装置。 可见， 实现 80G的交叉容量时， 总共需要四个 20G的 TUPP芯片和 四个 20G的 TUDX芯片， 总共需要 8=23个芯片。
综上， 无论釆用 Crossbar结构， 还是釆用 BIT间插的交叉方式为了保持 全交叉的特性， 系统扩容时单板上芯片用量均以平方关系剧增， 这对于目前 超大容量交叉需求来说显然难以接受。 发明内容
有鉴于此， 本发明的主要目的在于提供一种数据交叉方法及装置， 釆用 本发明， 能够同时实现各种大容量和小容量的交叉， 且节省所使用的芯片。
为达到上述目的， 本发明的技术方案是这样实现的：
一种数据交叉装置， 该装置包括至少一个专用集成电路 ASIC单芯片， 所述 ASIC单芯片包括： 八个 2.5G背板串并 /并串转换器 SERDES、 一个 20G 支路指针定位 TUPP、 一个 40G时分交叉矩阵 TUDX、 四组选择器， 其中， 八个 2.5G 背板 SERDES 通过八路 SERDES→TUPP 数据线和八路 TUPP→SERDES数据线与 20G TUPP相连； 20G TUPP通过八路 TUPP→TUDX的数据线与 40GTUDX相连；
40G TUDX通过八路 TUDX—选择器数据线与第三、 第四、 第五、 第六 这四组选择器相连， 第三、 第四、 第五、 第六这四组选择器通过八路选择器
→TUPP数据线与 20G TUPP相连。
较佳地， 所述 ASIC单芯片进一步包括： 两组选择器、 十二对 2.5G冗余
SERDES, 其中，
十二对 2.5G冗余 SERDES的发送引脚分别为 A、 C、 E、 A'、 C'、 Ε'; 接 收引 P分别是 B、 D、 F、 B' 、 D' 、 F;
20G TUPP通过四路 TUPP→SERDES的数据线分别与引脚 A和 C直接相 连，通过两路 TUPP→选择器数据线与第一选择器相连，第一选择器通过两路 选择器→SERDES数据线与引脚 E相连， 20G TUPP还通过两路 TUPP→选择 器数据线与第二选择器相连， 第二选择器通过两路选择器→SERDES数据线 与引脚 A'相连；
引脚 B、 D、 F通过六路 SERDES→TUDX的数据线与 40G TUDX相连， 引脚 B'通过两路 SERDES→TUDX的数据线与 40GTUDX相连；
引脚 F通过两路 SERDES→选择器数据线与第三选择器相连， 第三选择 器通过两路选择器→TUPP数据线与 20G TUPP相连；
引脚 B'、 D'、 F通过六路 SERDES→选择器数据线分别与第四、 第五、 第六这三组选择器相连， 第四、 第五、 第六这三组选择器通过六路选择器 →TUPP数据线与 20G TUPP相连；
40G TUDX通过两路 TUDX→选择器数据线与第一选择器相连， 第一选 择器通过两路选择器→SERDES数据线与引脚 E相连，并且通过两路 TUDX→ 选择器数据线与第二选择器相连， 第二选择器通过两路选择器→SERDES数 据线与引脚 A'相连， 40G TUDX还通过四路 TUDX→SERDES数据线与引脚 C'、 E'直接相连。 进一步地， 该装置包括两块所述 ASIC单芯片， 第一个芯片的引脚 E通 过两路 1→2数据线与第二个芯片的引脚 F相连，引脚 A'、C'、E '通过六路 1→2 数据线分别与第二个芯片的引脚 B'、 D'、 F相连；
第二个芯片的引脚 A、 C、 E通过六路 2→1数据线分别与第一个芯片的 引脚 B、 D、 F相连； 第二个芯片的引脚 A'通过两路 2→1数据线与第一个芯 片的引脚 B'相连。
进一步地，所述 20G TUPP内部包括 2BITS分割模块和 2BITS重组模块。 较佳地， 该装置包括 4块所述 ASIC单芯片， 第一个芯片的引脚 A、 C、
E分别与第二、 第三、 第四个芯片的引脚 B相连， 第一个芯片的引脚 A'、 C'、 E'分别与第二、 第三、 第四芯片的引脚 F相连；
第二个芯片的引脚 A、 C、 E分别与第一、 第三、 第四个芯片的引脚 D 相连， 第二个芯片的引脚 A'、 C'、 E'分别与第一、 第三、 第四个芯片的引脚
F、 D' 、 B'相连；
第三个芯片的引脚 A、 C、 E分别与第一、 第二、 第四个芯片的引脚 B、 D、 F相连， 第三个芯片的引脚 A'、 C'、 E'分别与第一、 第二、 第四个芯片的 引脚 D'相连；
第四个芯片的引脚 A、 C、 E分别与第一、 第二、 第三个芯片的引脚 F 相连， 第四个芯片的引脚 A'、 C'、 E'分别与第一、 第二、 第三个芯片的引脚 B'相连。
一种数据交叉方法， 该方法包括以下步骤：
A、 CPU下发配置命令给数据交叉装置；
B、 串行的数据流根据配置命令进入交叉装置后， 交叉装置将串行数据流 转换为并行数据流后， 根据配置命令对得到的并行数据流进行指针定位， 得 到指针定位后的数据；
C、根据配置命令判断是否需要进行数据分割， 若要， 则对指针定位后的 数据流进行数据分割， 得到分割后的数据， 然后执行步骤 D; 否则直接执行 步骤 D;
D、 对分割后的数据或指针定位后的数据进行全交叉， 得到全交叉后的 数据；
E、根据配置命令判断是否需要进行数据重组， 若要， 则对全交叉后的数 据进行数据重组，得到重组后的数据，然后执行步骤 F; 否则直接执行步骤 F;
F、对重组后的数据进行开销插入， 然后将得到的开销插入后的数据由并 行变为串行输出交叉装置。
本发明的数据交叉方法及装置，釆用一个 ASIC单芯片来实现 20G交叉容 量， 釆用两个 ASIC单芯片来实现 40G交叉容量， 釆用四个 ASIC单芯片来实 现 80G交叉容量， 釆用 20G TUPP和 40G TUDX的不对称构架， 在 TUPP中实现 2BITS分割和重组，釆用两组共十二对 2. 5Gbps速率冗余 SERDES构建单芯片 , 这样在所述芯片上通过合理的数据流连接就能实现 20G的交叉容量； 在所述 芯片上级联另外一个同样的所述芯片， 即通过两个同样的所述芯片级联， 通 过合理的数据流连接， 就能实现 40G的交叉容量； 在所述芯片上级联另外三 个同样的所述芯片， 即通过四个同样的所述芯片级联， 通过合理的数据流连 接， 就能实现 80G的交叉容量； 依此类推， 只要将同样的多个所述 ASIC单芯 片级联， 就能实现平滑扩容。 且与现有技术中实现大容量交叉矩阵相比， 在 系统扩容时， 芯片用量不会以平方关系剧增， 大大降低了扩容成本。 附图说明
图 1为现有技术中釆用实现 Crossbar结构实现 40G容量时分交叉示意图； 图 2为现有技术中釆用实现 Crossbar结构实现 80G容量时分交叉示意图； 图 3为本发明专用集成电路（ASIC )单芯片构架示意图；
图 4为釆用本发明所实现的 20G容量交叉装置示意图；
图 5釆用本发明所实现的 40G容量交叉装置示意图； 图 6A为釆用本发明所实现的 80G容量交叉装置中的第一个芯片示意图； 图 6B为釆用本发明所实现的 80G容量交叉装置中的第二个芯片示意图； 图 6C为釆用本发明所实现的 80G容量交叉装置中的第三个芯片示意图； 图 6D为釆用本发明所实现的 80G容量交叉装置中的第四个芯片示意图； 图 7为本发明 2BITS分割和重组示意图。
具体实施方式
时分交叉芯片一般都由 TUPP芯片和 TUDX芯片这两个关键组件构成， 二者对 ASIC资源类型的需求是不同的， TUDX芯片主要占用 RAM资源， 而 TUPP芯片则更多的耗费逻辑和触发器资源， 基于对二者规模和资源的评估， 本发明的基本思想是： 将 20G TUPP和 40G TUDX集成在一个芯片中， 釆用 20G TUPP和 40G TUDX的不对称构架， 在 20G TUPP中釆用 2BITS分割模 块和 2BITS重组模块、 并釆用两组共十二对 2.5Gbps速率冗余 SERDES, 通 过合理的布局布线构建 ASIC单芯片。所构建的所述 ASIC单芯片直接能实现 20G的交叉容量； 将两个同样的所述 ASIC单芯片通过合理的数据流级联， 级联， 来实现 80G的交叉容量。 同时能够通过更多所述 ASIC单芯片的级联， 实现更大的容量交叉。 可见， 本发明只要在 ASIC单芯片的基础上级联， 就 能实现从小交叉容量到大交叉容量的平滑扩容。且与现有技术中釆用 Crossbar 方法实现大容量交叉矩阵来说， 在系统扩容时， 芯片用量不会以平方关系剧 增， 大大降低了扩容成本。
下面将结合附图对本发明的具体实施作进一步详细的说明。 在以下所有 的说明中， 除了 SERDES→TUPP或 TUPP→SERDES的数据线是两条线代表 八路数据线以外， 其他地方所出现的任意一条线都代表两路数据线， 且所述 所有数据流均为 STM-16数据流。 另外， 一组选择器代表八个选择器。 以下 图中所有 8x8b@311M均表示八路 2.5G数据流， 同样 2x8b@311M均表示两 路 2.5G数据流。
图 3为本发明的 ASIC单芯片构架示意图， 如图 3所示： 所述 ASIC单芯 片包括： 八个 2.5G背板 SERDES、 一个 20G TUPP、 六组选择器、 两组共十 二对 2.5G冗余 SERDES、 一个 40G TUDX, 为了说明的方便， 在以后的说明 中， 将 ASIC单芯片简称为芯片， 其中，
两组共十二对 2.5G冗余 SERDES的发送引脚分别为 A、 C、 E、 A'、 C'、 F; 接收引脚分别是8、 D、 F、 B'、 D'、 F;
八个 2.5G 背板 SERDES 通过八路 SERDES→TUPP 数据线和八路 TUPP→SERDES数据线与 20G TUPP相连；
这里， SERDES→TUPP 中的箭头表示数据输入以后的流向，
SERDES→TUPP数据线表示数据输入以后从 SERDES流向 TUPP, 其他的数 据线同理。
20G TUPP通过八路 TUPP→TUDX的数据线与 40G TUDX相连， 20G TUPP通过四路 TUPP→SERDES数据线分别与引脚 A和引脚 C直接相连，通 过两路 TUPP→选择器数据线与第一选择器相连，第一选择器通过两路选择器 →SERDES数据线与引脚 E相连， 通过两路 TUPP—选择器的数据线与第二 选择器相连， 第二选择器通过两路选择器→SERDES数据线与引脚 A'相连； 引脚 B、 D、 F通过六路 SERDES→TUDX数据线与 40G TUDX相连， 引 脚 B'通过两路 SERDES→TUDX数据线与 40G TUDX相连；
引脚 F通过两路 SERDES→选择器数据线与第三选择器相连， 第三选择 器通过两路选择器→TUPP数据线与 20G TUPP相连， 40G TUDX通过八路 TUDX→选择器数据线分别与第三、 第四、 第五、 第六这四组选择器相连， 第三、 第四、 第五、 第六这四组选择器通过八路选择器→TUPP与 20G TUPP 相连， 引脚 B'、 引脚 D'、 引脚 F分别通过六路 SERDES→选择器数据线与第 四、 第五、 第六这三组选择器相连， 第四、 第五、 第六这三组选择器通过六 路选择器—TUPP数据线与 20G TUPP相连；
40G TUDX通过两路 TUDX→选择器数据线与第一选择器相连， 第一选 择器通过两路选择器→SERDES数据线与引脚 E相连， 40G TUDX通过两路 TUDX→选择器数据线与第二选择器相连， 第二选择器通过两路选择器 →SERDES数据线与引脚 A'相连， 40G TUDX还通过四路 TUDX→SERDES 数据线与引脚 C'、 E'直接相连。
所述芯片有以下特点： 釆用 20G TUPP和 40G TUDX的不对称构架； 在 TUPP中实现 2BITS分割和重组， 具体分割和重组的方法属于现有技术， 具 体见后面的说明； 在 40G TUDX中完成 40G容量数据流交叉或 80G容量的 2BITS数据流交叉； 提供两组共十二对 2.5Gbps速率冗余 SERDES用于级联 扩容。 所述芯片是本发明的基础， 利用多个所述芯片级联能够构成多个交叉 装置： 如， 单个所述芯片构成了实现 20G交叉容量的交叉装置， 两个所述芯 片级联构成了实现 40G交叉容量的交叉装置， 四个所述芯片级联构成了实现 80G交叉容量的交叉装置， 还能构成实现更大容量的交叉装置， 利用所述芯 片构成的所述所有交叉装置内置于基于存储转发机制并且根据 CPU配置进行 交叉的设备中。 所述设备包括但不限制于 SDH、 准同步数字系列 （PDH, Plesiochronous Digital Hierarchy )传输设备。 所述交叉装置具体内置于设备的 交叉单板中。
这里， 八对 2.5Gbps SERDES为单芯片提供了 20G的输入输出容量。 同 时内置了 2BITS分割模块和 2BITS重组模块， 可在 CPU配置使能的情况下， 对向 40G TUDX方向输出的数据流进行 2BITS分割 , 以及对来自 40G TUDX 方向的输入数据流进行 2BITS重组。 20G TUPP可以接收 8路 2.5G数据流， 所述 40G TUDX同时兼容 80G容量的 2BITS数据流交叉， 可以在完成 40G 容量或 80G的 2BITS数据流交叉后， 输出十六路数据流， 可以将其中八路接 入本芯片的 20G TUPP部分， 另八路通过本芯片内冗余 SERDES输出到本芯 片外。 所述 ASIC芯片内部 20G容量的 TUPP釆用二选一的选择器， 选择接 收来自本芯片内 40G TUDX的八路数据流或是来自冗余 SERDES的八路本芯 片外的数据流输入。 出于最大程度的釆用片内 SERDES的考虑， 数据流连接 关系和选择器设计如图 3所示。 本发明的交叉装置内置于基于存储转发机制 并且根据 CPU配置进行交叉的设备中。
单块所述 ASIC单芯片能够实现 20G交叉容量， 具体实现方法结合图 4, 实现 20G交叉容量的方法流程如下， 包括以下步骤：
步骤 41、 CPU对所述芯片下发配置命令。
步骤 42、 八路 2.5G数据流根据配置命令进入所述芯片的八个 2.5G背板 SERDES后， 八个 2.5G背板 SERDES将所接收到的八路 2.5G数据流由串行 的八路转换成并行的八路后，通过 SERDES→TUPP的数据线将转换后的八路 数据线发送给 20G TUPP。
步骤 43、 20G TUPP根据配置命令对接收到的数据流进行指针定位后， 根据配置命令确定不需要进行数据分割后， 根据指针所指向的位置将指针定 位后的八路数据流全部发送给 40G TUDX。
步骤 44、 40G TUDX根据配置命令对所接收到的八路数据流进行数据交 叉后， 将交叉后的八路数据流全部发送给 20G TUPP。
步骤 45、 20G TUPP根据配置命令确定不需要进行数据重组后， 根据配 置命令对所接收到的八路数据流进行开销插入后， 发送给八个 2.5G 背板 SERDES。
步骤 46、 八个 2.5G背板 SERDES将所接收到的并行八路数据流转换成 串行的八路后输出所述芯片外。
在这种方式下运行的芯片， 不使用 20G TUPP 中的 2BITS 分割模块和 2BITS重组模块， 且一半的 TUDX电路和 2.5G冗余 SERDES都处于未使用 状态。 当将两块所述 ASIC单芯片通过特定方式连接的时候， 能够实现 40G交 叉容量， 具体如图 5所示， 位于图 5上方的芯片为第一个芯片， 图 5下方的 芯片为第二个芯片， 两块芯片之间的连接方式如下： 第一个芯片的引脚 E通 过两路 1→2数据线与第二个芯片的引脚 F相连， 第一个芯片的引脚 A'、 C'、 E'通过六路 1→2数据线分别与第二个芯片的引脚 B'、 D'、 F相连；
这里， 1→2中的箭头表示数据输入以后的流向， 1→2数据线表示数据输 入以后从第一个芯片流向第二个芯片， 其他的数据线同理。
第二个芯片的引脚 A、 C、 E通过六路 2→1数据线分别与第一个芯片的 引脚 B、 D、 F相连； 第二个芯片的引脚 A'通过两路 2→1数据线与第一个芯 片的引脚 B'相连。
实现 40G交叉容量的工作原理如图 5所示： 第一个芯片的 20G TUPP输 出的八路数据流直接进入 40G TUDX; 同时， 第二个芯片的 20G TUPP釆用 本芯片内的八个 2.5G冗余 SERDES, 输出八路数据流， 分别输入到第一个芯 片的八个 2.5G冗余 SERDES, 从而进入第一个芯片的 40G TUDX, 第一个芯 片的 40G TUDX完成 40G支路交叉后，将八路数据流直接送回本芯片的 20G TUPP, 另八路数据流釆用本芯片内八个 2.5G 的冗余 SERDES输出， 输入到 第二个芯片的八个 2.5G冗余 SERDES。 最后， 两个芯片的 20G TUPP的分 别对各自接收到的八路数据流完成必要的开销插入后， 通过背板 SERDES输 出。
实现 40G交叉容量的方法流程结合图 5来进行说明， 包括以下步骤： 步骤 51、 CPU对两个所述芯片均下发配置命令。
步骤 52、 十六路 2.5G数据流中的八路根据配置命令进入第一个芯片的 八个 2.5G背板 SERDES ,另外八路进入第二个芯片的八个 2.5G背板 SERDES , 每个芯片的八个 2.5G背板 SERDES均将所接收到的八路 2.5G数据流由串行 的八路转换成并行的八路后，通过 SERDES→TUPP的数据线将转换后的八路 数据线发送给各自的 20G TUPP。
步骤 53、 第一个芯片的 20G TUPP根据配置命令对接收到的数据流进行 指针定位后， 根据配置命令确定不需要进行数据分割后， 根据指针所指向的 位置将指针定位后的八路数据流全部发送给自身的 40G TUDX; 同时， 第二 个芯片的 20G TUPP根据配置命令对接收到的数据流进行指针定位后， 根据 配置命令确定不需要进行数据分割后， 根据指针所指向的位置按照图 5中的 数据走向将指针定位后的八路数据流全部发送给第一个芯片的 40G TUDX。
步骤 54、第一个芯片的 40G TUDX根据配置命令对所接收到的共十六路 数据流进行数据交叉后， 将交叉后的十六路数据流中的八路发送给自身的 20G TUPP, 按照图 5中的走向将另外八路发送给第二个芯片的 20G TUPP。
步骤 55、 两个芯片的 20G TUPP均根据配置命令确定不需要进行数据重 组后， 根据配置命令对所接收到的八路数据流进行开销插入后， 发送给各自 的八个 2.5G背板 SERDES。
步骤 56、 两个芯片的八个 2.5G背板 SERDES均将所接收到的并行八路 数据流转换成串行的八路后输出自身。
在这种方式下运行的第二个芯片， 仅相当于 20G TUPP, 其 40G TUDX 处于未使用状态， 且同样不使用 20G TUPP中的 2BITS分割模块和 2BITS重 组模块。
当所述 20G TUPP内部包括 2BITS分割模块和 2BITS重组模块， 且将 4 块所述 ASIC单芯片通过特定方式连接的时候， 能够实现 80G交叉容量， 具 体如图 6A、 6B、 6C、 6D所示， 图 6A表示第一个芯片， 6B表示第二个芯片， 6C表示第三个芯片， 6D表示第四个芯片， 四个芯片之间的连接方式如下： 第一个芯片的引脚 A、 C、 E分别与第二、 第三、 第四个芯片的引脚 B相连， 第一个芯片的引脚 A'、 C'、 E'分别与第二、 第三、 第四个芯片的引脚 F相连； 第二个芯片的引脚 A、 C、 E分别与第一、 第三、 第四个芯片的引脚 D 相连， 第二个芯片的引脚 A'、 C'、 E'分别与第一、 第三、 第四个芯片的引脚
F、 D' 、 B'相连；
第三个芯片的引脚 A、 C、 E分别与第一、 第二、 第四个芯片的引脚 B、 D、 F相连， 第三个芯片的引脚 A'、 C'、 E'分别与第一、 第二、 第四个芯片的 引脚 D'相连；
第四个芯片的引脚 A、 C、 E分别与第一、 第二、 第三个芯片的引脚 F相 连， 第四个芯片的引脚 A'、 C'、 E'分别与第一、 第二、 第三个芯片的引脚 B' 相连。
实现 80G交叉容量的工作原理如图 6A、 6B、 6C、 6D所示： 每个芯片的 20G TUPP通过 2BIT分割的方式向 TUDX输出八路 2BIT分割后得到的 2BIT 数据流，其中两路 2BIT数据流直接进入本芯片的 40G TUDX,另外六路 2BIT 数据流釆用本芯片内的六个 2.5G 冗余 SERDES输出， 分别输入到其他三个 芯片的某两个 2.5G冗余 SERDES。
每个芯片的 40G TUDX收集来自本芯片 20G TUPP的两路 2BIT数据流 和来自六个 2.5G冗余 SERDES的其他三个芯片 20G TUPP的六路 2BIT数据 流。
在每个芯片的 40G TUDX中完成 80G容量 2BIT业务的支路交叉后， 其 中两路 2BIT数据流直接送回本芯片 20G TUPP, 另六路 2BIT业务釆用本芯 片内的六个 2.5G冗余 SERDES输出，分别输入到其他三个芯片的某两个 2.5G 冗余 SERDES。
每个芯片的 20G TUPP收集来自本芯片 40G TUDX的两路 2BIT数据流 和来自六个 2.5G冗余 SERDES的其他三个芯片 40G TUDX的 6路 2BIT数据 流， 对收集到的八路 2BIT数据流进行 2BIT重组， 完成必要的开销插入后 , 通过八个 2.5G背板 SERDES输出。
实现 80G交叉容量的方法流程结合图 6A、 6B、 6C、 6D来进行说明， 包 括以下步骤：
步骤 61、 CPU对四个所述芯片均下发配置命令。
步骤 62、 三十二路 2.5G数据流根据配置命令每八路分别进入各个芯片 的八个 2.5G背板 SERDES, 每个芯片的八个 2.5G背板 SERDES均将所接收 到的八路 2.5G 数据流由串行的八路转换成并行的八路后， 通过 SERDES→TUPP的数据线将转换后的八路数据线发送给各自的 20G TUPP。
步骤 63、 每个芯片的 20G TUPP根据配置命令对接收到的数据流进行指 针定位后， 根据配置命令进行数据分割后， 得到八路 2BITS数据流， 根据指 针所指向的位置将得到的八路 2BITS 数据流中的两路发送给自身的 40G TUDX, 根据指针所指向的位置根据图 6A、 6B、 6C、 6D中的走向将另外 6 路中每两路分别分给第二、 第三、 第四个芯片。
步骤 64、每个芯片的 40G TUDX根据配置命令对各自所接收到的共八路 数据流进行数据交叉后， 将交叉后的八路数据流中的两路发送给自身的 20G TUPP,按照图 6A、 6B、 6C、 6D中的走向将另外 6路中每两路分别分给第二、 第三、 第四个芯片的 20G TUPP。
步骤 65、 每个芯片的 20G TUPP均根据配置命令对接收到的八路 2BITS 数据流进行数据重组后， 根据配置命令进行开销插入， 之后将开销插入后的 八路数据流发送给各自的八个 2.5G背板 SERDES。
步骤 66、 每个芯片的八个 2.5G背板 SERDES均将所接收到的并行八路 数据流转换成串行的八路后输出自身。
图 7为本发明 2BITS分割和重组示意图。 首先约定： 串行数据流中， 高 比特表示位 ( MSB, most significant bit )在前， 低比特表示位（LSB, least significant bit )在后。 由图 4可知， 将由 TUPP进行指针定位后的数据流中所 有数据流的八个比特位按照从高到低的顺序将每相邻的两个比特分割为一 组， 且分割后的各个组同样按照 MSB在前， LSB在后的原则进行排列。 如将 数据流 A的 [7: 6] , 数据流 B的 [7: 6] , 数据流 C的 [7: 6] , 及数据流 D的 [7: 6]放在同一组， 位于最前面， 称之为高位组； 将数据流 A的 [5: 4] , 数据 流 B的 [5: 4] , 数据流 C的 [5: 4] , 及数据流 D的 [5: 4]放在同一组， 位于紧 邻高位组的后面， 称之为次高位组； 将数据流 A的 [3: 2] , 数据流 B的 [3: 2] , 数据流 C的 [3: 2] , 及数据流 D的 [3: 2]放在同一组， 位于紧邻次高位组 的后面， 称之为次低位位组； 将数据流 A的 [1 : 0] , 数据流 B的 [1 : 0] , 数据 流 C的 [1 : 0] ,及数据流 D的 [1 : 0]放在同一组，位于最后面， 称之为低位组， 这样就完成了数据流的分割； 重组的方式如下： 从各个组中抽取出同一数据 流的各个比特位，将同一数据流的各个比特位按照 MSB在前， LSB在后的原 则进行排列， 不同数据流的排列顺序与分割前一致。 如从各个组中抽取出数 据流 A的各个比特位 A[7: 6]、 A[5: 4] 、 A[3: 2] 、 A[l : 0] , 将 A数据流 的各个比特位按照 MSB在前， LSB在后的原则进行排列，釆取同样的方法 B、 C、 D三个数据流， 因为分割前数据流 A在最前面， 所以重组以后也在最前 面， 这样， 最后排列出来的数据流位置为 A、 B、 C、 D, 这样就将数据流恢 复到了分割以前的数据流。
通过以上的步骤， 完全可以在单个芯片的设计中兼容多片扩容需求。 支 持一个芯片完成 20G交叉、 两个芯片级联完成 40G交叉、 四个芯片级联完成 80G交叉， 甚至通过更多芯片的级联实现更大容量的交叉， 且在扩容时只需 在原来的芯片基础上进行级联， 实现了平滑扩容， 大大降低了扩容成本。 以上所述， 仅为本发明的较佳实施例而已， 并非用于限定本发明的保护 范围。 工业实用性 本发明公开了一种数据交叉方法及装置， 所述数据交叉方法及装置能够 同时实现各种大容量和小容量的交叉， 且节省所使用的芯片。 所述数据交叉 方法及装置将同样的多个 ASIC单芯片级联， 来实现平滑扩容； 且与现有技 术中实现大容量交叉矩阵相比， 在系统扩容时， 芯片用量不会以平方关系剧 增， 从而大大降低了扩容成本。

Claims

权 利 要 求 书
1、 一种数据交叉装置， 其特征在于， 该装置包括至少一个专用集成电路 ASIC 单芯片， 所述 ASIC 单芯片包括： 八个 2.5G 背板串并 /并串转换器 SERDES、 一个 20G支路指针定位 TUPP、 一个 40G时分交叉矩阵 TUDX、 四组选择器， 其中，
八个 2.5G 背板 SERDES 通过八路 SERDES→TUPP 数据线和八路 TUPP→SERDES数据线与 20G TUPP相连；
20G TUPP通过八路 TUPP→TUDX的数据线与 40GTUDX相连；
40G TUDX通过八路 TUDX—选择器数据线与第三、 第四、 第五、 第六 这四组选择器相连， 第三、 第四、 第五、 第六这四组选择器通过八路选择器 →TUPP数据线与 20G TUPP相连。
2、 根据权利要求 1所述的装置， 其特征在于， 所述 ASIC单芯片进一步 包括： 两组选择器、 十二对 2.5G冗余 SERDES, 其中，
十二对 2.5G冗余 SERDES的发送引脚分别为 A、 C、 E、 A'、 C'、 Ε'; 接 收引脚分别是 B、 D、 F、 B' 、 D' 、 F;
20G TUPP通过四路 TUPP→SERDES的数据线分别与引脚 A和 C直接相 连，通过两路 TUPP→选择器数据线与第一选择器相连，第一选择器通过两路 选择器→SERDES数据线与引脚 E相连， 20G TUPP还通过两路 TUPP→选择 器数据线与第二选择器相连， 第二选择器通过两路选择器→SERDES数据线 与引脚 A'相连；
引脚 B、 D、 F通过六路 SERDES→TUDX的数据线与 40G TUDX相连， 引脚 B'通过两路 SERDES→TUDX的数据线与 40GTUDX相连；
引脚 F通过两路 SERDES→选择器数据线与第三选择器相连， 第三选择 器通过两路选择器→TUPP数据线与 20G TUPP相连；
引脚 B'、 D'、 F通过六路 SERDES→选择器数据线分别与第四、 第五、 第六这三组选择器相连， 第四、 第五、 第六这三组选择器通过六路选择器
→TUPP数据线与 20G TUPP相连；
40G TUDX通过两路 TUDX→选择器数据线与第一选择器相连， 第一选 择器通过两路选择器→SERDES数据线与引脚 E相连，并且通过两路 TUDX→ 选择器数据线与第二选择器相连， 第二选择器通过两路选择器→SERDES数 据线与引脚 A'相连， 40G TUDX还通过四路 TUDX→SERDES数据线与引脚 C'、 E'直接相连。
3、根据权利要求 2所述的装置，其特征在于，该装置包括两块所述 ASIC 单芯片， 第一个芯片的引脚 E通过两路 1→2数据线与第二个芯片的引脚 F 相连， 引脚 A'、 C'、 E'通过六路 1→2数据线分别与第二个芯片的引脚 B'、 D'、 F相连；
第二个芯片的引脚 A、 C、 E通过六路 2→1数据线分别与第一个芯片的 引脚 B、 D、 F相连； 第二个芯片的引脚 A'通过两路 2→1数据线与第一个芯 片的引脚 B'相连。
4、 根据权利要求 1所述的装置， 其特征在于， 所述 20G TUPP内部包括
2BITS分割模块和 2BITS重组模块。
5、根据权利要求 4所述的装置，其特征在于，该装置包括 4块所述 ASIC 单芯片， 第一个芯片的引脚 A、 C、 E分别与第二、 第三、 第四个芯片的引脚 B相连， 第一个芯片的引脚 A'、 C'、 E'分别与第二、 第三、 第四芯片的引脚 F相连；
第二个芯片的引脚 A、 C、 E分别与第一、 第三、 第四个芯片的引脚 D 相连， 第二个芯片的引脚 A'、 C'、 E'分别与第一、 第三、 第四个芯片的引脚 F、 D' 、 B'相连；
第三个芯片的引脚 A、 C、 E分别与第一、 第二、 第四个芯片的引脚 B、 D、 F相连， 第三个芯片的引脚 A'、 C'、 E'分别与第一、 第二、 第四个芯片的 引脚 D'相连；
第四个芯片的引脚 A、 C、 E分别与第一、 第二、 第三个芯片的引脚 F 相连， 第四个芯片的引脚 A'、 C'、 E'分别与第一、 第二、 第三个芯片的引脚 B'相连。
6、 一种数据交叉方法， 其特征在于， 该方法包括以下步骤：
A、 CPU下发配置命令给数据交叉装置；
B、 串行的数据流根据配置命令进入交叉装置后， 交叉装置将串行数据流 转换为并行数据流后， 根据配置命令对得到的并行数据流进行指针定位， 得 到指针定位后的数据；
c、根据配置命令判断是否需要进行数据分割， 若要， 则对指针定位后的 数据流进行数据分割， 得到分割后的数据， 然后执行步骤 D; 否则直接执行 步骤 D;
D、 对分割后的数据或指针定位后的数据进行全交叉， 得到全交叉后的 数据；
E、根据配置命令判断是否需要进行数据重组， 若要， 则对全交叉后的数 据进行数据重组，得到重组后的数据，然后执行步骤 F; 否则直接执行步骤 F;
F、对重组后的数据进行开销插入， 然后将得到的开销插入后的数据由并 行变为串行输出交叉装置。
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