CN101621286B - 调谐电路与其方法 - Google Patents

Abstract

本发明揭露了一种调谐电路与其方法。该调谐电路包含有多个调谐单元，该些调谐单元以阵列的方式设置形成一矩阵结构。其中每该调谐单元包含有一调谐元件与一存储单元。调谐元件依据存储单元储存的逻辑值来控制该调谐单元的输出。

Description

调谐电路与其方法

技术领域

本发明是关于一种电子电路，特别是关于一种用于调谐电路。

背景技术

数字调谐电路(Digitally tuned circuit)是广泛应用于数据与声音通讯的技术。由于其可携带性、可靠性、成本以及其它因素，数字调谐电路最适合以作为单片集成电路(monolithic IC)一部分的方式来制造。为了提供较高的调谐分辨率与较宽的调谐范围，调谐电路元件需要有大量的电路元件(例如多个电容器、多个电感器...等)来调整频率。

在电压与温度变动的情况下，将会调谐电路元件特性的漂移。换言之，在电压与温度变动的情况下，为了达到相同的调谐范围，需要更多的调谐电路元件。同时，若要达到更高的分辨率，则又需要更多的调谐电路元件。如此将导致电路面积增加、且提高相对的生产成本。

发明内容

本发明的目的之一，在于提供一种可减少电路面积的调谐电路。

本发明的目的之一，在于提供一种可减少电路元件的调谐电路。

本发明提供了一种调谐电路，包含有多个调谐单元。该些调谐单元被以阵列的方式设置形成一矩阵结构，其中：该阵列至少包含一第一维度(Dimension)与一第二维度。且每一调谐单元设有一与第一维度相关的一第一索引(Index)，且设有一与第二维度相关的一第二索引。而每一调谐单元耦接一字线与一位线，且当字线启动时，调谐单元的电路值是由位线提供的一逻辑值所设定。而具有同一第一索引的该些调谐单元共享同一字线。具有同一第二索引的该些调谐单元共享同一位线。以及调谐电路的全部调谐单元的电路值的总合，为调谐电路的输出。

本发明提供了一种调谐控制方法，包含有下列步骤：

首先，将多个调谐单元以阵列的方式配置形成一矩阵结构，且该阵列至少包含有一第一维度与一第二维度；接着指定与第一维度相关的一第一索引给每一调谐单元，且指定与与第二维度相关的第二索引给每一调谐单元；利用一字线与一位线控制调谐单元，其中字线被启动时，位线的一逻辑值写入调谐单元；接着将具有同一第一索引的该些调谐单元共享同一字线；将具有同一第二索引的该些调谐单元共享同一位线；以及加总全部调谐单元的电路值以产生输出。

附图说明

图1显示依据本发明的一实施例的单片集成电路的示意图。

图2A显示依据本发明的一实施例的一调谐元件的示意图。

图2B显示依据本发明的一实施例的另一调谐元件的示意图。

图3A显示依据本发明的一实施例的一包含有一单端存储单元与一调谐元件的调谐单元的示意图。

图3B显示依据本发明的一实施例的另一包含有一存储单元与一调谐元件的调谐单元的示意图。

图4显示依据本发明的一实施例的阵列调谐单元的示意图。

图5显示依据本发明的一实施例的一包含有双端存储单元与一调谐元件的调谐单元的示意图。

图6显示依据本发明的一实施例的阵列调谐单元的示意图。

[主要元件标号说明]

100 单片集成电路

110、110A 调谐电路

120、120A、120B、120C 调谐单元

130、330、380、530 存储单元

140、140A、140B、340、390、540 调谐元件

221、222、231、232 节点

PMOS、NMOS、315、316、515、516、517、518 晶体管

C_L、C_S 子元件

311、312、313、314、361、362、363、364、511、512、513、514 反相器

具体实施方式

本发明中，揭露了数个特定的详细说明的范例，如电子电路、元件，以及方法，以令读者充分了解本发明的实施例。然而，本领域技术人员应了解本发明并不限制于这些实施例，只要不脱离本发明的要旨，该行业者可进行各种变形或变更，该些变形或变更的技术均应落入本发明的申请专利范围。另外，众所皆知的相关技术不再详细说明，以避免模糊本发明的焦点。

本发明揭露了多个调谐电路的实施例，实施例其优点在于其可在该调谐电路的制造过程中可制作于单片集成电路(Monolithic IC)中。该单片集成电路如图1所示。其中，在单片集成电路100中的调谐电路110是由一个或多个调谐单元120组成。调谐电路110可为一存储器单元为基础的阵列，该些存储器单元阵列包含有调谐元件140与存储单元130，被用以调谐频率。例如，调谐电路110可为一数字控制振荡器。存储器单元阵列110包含有多个调谐单元120，每一调谐单元120包含有一存储器单元130及一调谐元件140。其中，调谐元件140可由来自该存储器单元130的逻辑控制信号所控制。存储器单元130可为目前现有或未来发展出的各种储存装置。一实施例，例如，存储单元130可为具有紧密布线(Compact layout)的储存装置。而调谐元件140亦可以目前现有或未来发展出的各种元件与电路来实施。例如是，晶体管或可变电容器(Varactor)。

图2A显示本发明一实施例的调谐元件140A的示意图。调谐元件140A接收一第一数字控制输入信号C_i与一第二数字控制输入信号

图2A的示例中，调谐元件140A包含有两个子元件电路-即一较大子元件(标示为″C_L″)与一较小子元件(标示为″C_S″)。每一子元件包含一对晶体管(例如：PMOS晶体管)。相较于较大子元件C_L，较小子元件C_S具有较小的晶体管尺寸。而较大子元件C_L接收第一数字控制输入信号C_i，较小子元件C_S接收第二数字控制输入信号

一实施例，数字控制输入信号C_i与

可为二进制制码且互补。换言之，当

为二进制0，则C_i为二进制1，反之亦然。当然，本发明并不限于此，数字控制输入信号C_i与

亦可以目前现有或未来发展出的各种进制来进行编码。而每一子元件包含的晶体管亦不限于此，可为目前现有或未来发展出的各种晶体管。另外，另一实施例中，控制输入信号C_i与

在电路适当的调整下，亦可为模拟的信号。

一实施例中，当与较大子元件C_L相关的控制输入信号C_i为二进制1时，较大子元件C_L具有一电容值C_{L_on}；而当相关的控制输入信号C_i为二进制0时，较大子元件C_L具有一电容值C_{L_off}。当与较小子元件C_S相关的控制输入信号为二进制1时，较小子元C_S件具有一电容值C_{s_on}；当相关的控制输入信号

为二进制0时，较小子元件具有一电容值C_{s_off}。图2A的示例中，调谐元件140A的电容值为较大子元件与较小子元件的电容值总合。

一实施例，假设控制输入信号C_i与

为二进制且互补，则图2A的调谐元件140A于输出节点221与222间可具有两个可能的电容值：一、当控制输入信号C_i为一第一逻辑值时(例如为二进制1)，则输出节点221与222间具有C_{L_on}与C_{s_off}加总的一第一电容值；二、当控制输入信号C_i为一第二逻辑值时(例如为二进制0)，则输出节点221与222间具有C_{L_off}与C_{s_on}加总的一第二电容值。

须注意，电容值C_{L_on}与C_{s_on}为实质上是接近。举例而言，一实施例中C_{L_on}可稍微大于C_{s_on}，例如C_{L_on}可大于C_{s_on}的电容值至多不超过20％。相似地，电容值C_{L_off}与C_{s_off}可为实质上是接近，举例而言，一实施例中C_{L_off}可稍微大于C_{s_off}，例如C_{L_off}可大于C_{s_off}的电容值至多不超过20％。C_{L_on}与C_{s_on}间的差异以及C_{L_off}与C_{s_off}间的差值愈小，所得到的调谐分辨率将愈佳。而电容值(C_{L_on}+C_{s_off})大于电容(C_{s_on}+C_{L_off})。换言之，利用控制C_{L_on}与C_{s_on}间的差异以及C_{L_off}与C_{s_off}间的差值，可得到所须的调谐分辨率。也就是，当电路设计者依据所须的调谐分辨率以决定该C_{L_on}与C_{s_on}间的差异以及C_{L_off}与C_{s_off}间的差值。

图2B显示本发明另一实施例的调谐元件140B的示意图。调谐元件140B用以接收一数字控制输入信号C_i。于图2B的示例中，调谐元件140B包含有一子元件。该子元件接收数字控制输入信号C_i，并且于数字控制输入信号为第一逻辑值(例如二进制1)时，产生一第一元件值；且于数字控制信号为一第二逻辑值(例如二进制0)时，产生一第二元件值。一实施例，第一与第二逻辑值可为二进制制且互补。本实施例中，当与子元件相关的控制输入信号为第一逻辑值(例如二进制1)时，子元件具有一第一电容值C_on；而当该相关的控制输入信号为第二逻辑值(例如二进制0)时，子元件具有一第二电容值C_off。而调谐元件140B于其输出节点231与232间具有两个可能的电容值：在控制输入信号C_i为第一逻辑值(例如二进制1)时，输出节点231与232间具有一第一电容值C_on；在控制输入信号C_i为第二逻辑值(例如二进制0)，输出节点231与232间具有一第二电容值C_off。一实施例，第一电容值C_on与第二电容值C_off间的差值愈小，所得到的调谐分辨率将愈佳。也就是，当电路设计者依据所须的调谐分辨率以决定第一电容值C_on与第二电容值C_off间的差值。

上述实施例的调谐元件所接收的数字控制输入信号可由一存储器单元产生。

图3A显示根据本发明的一实施例的调谐单元120A的示意图。调谐单元120A包含有一存储单元330及一调谐元件340。调谐单元120A用以耦接一字线(word line)W_i、一第一位线(bit line)B_j、及一第二位线且接收W_i、B_j、

提供的数据信号，并且于调谐单元120A的输出节点O₁与O₂间产生一电容值。调谐元件340的控制线C_i，j与

分别接收由存储单元330输出的两个控制信号。一实施例中，存储单元330可为具有一个读/写端口的静态随机存取存储器。存储单元330中两组交互耦接的反相器311、312、313、及314用以储存数据。存储单元330中所储存的逻辑值可用来决定调谐元件340输出节点O₁与O₂间的电容值。若储存的逻辑值为二进制1，则于输出节点O₁与O₂产生C_{L_on}与C_{s_off}加总的第一电容值；若储存的逻辑值为二进制0，则于输出节点O₁与O₂产生C_{L_off}与C_{s_on}加总的第二电容值。

如图3A所示，位线B_j可通过晶体管315与316将逻辑值写入存储单元330。一实施例，晶体管315与316可为两个NMOS晶体管)。当然，本发明不限于此，晶体管315与316亦可为目前现有或未来发展出的各种晶体管。接着，若字线W_i被启动(例如接收到二进制1)，第一位线B_j与第二位线

中互补的数据数值将写入存储单元以置换原本储存的数据；而若字线未被启动(例如接收到二进制0)，则存储单元的数据将被保留。举例而言，若字线并被启动(asserted)且二进制1写入存储单元330，因此第一与第二位线将分别被设为二进制1及二进制0；若字线并被启动(asserted)且二进制0写入存储单元330，因此第一与第二位线分别被设为二进制0与二进制1。

另一实施例中，图3B显示根据本发明的一实施例的调谐单元120B的示意图。该调谐单元120B包含有一存储单元380与一调谐元件390。调谐单元120B耦接一字线W_i与一位线B_j，且接收W_i与B_j提供的数据信号，并且于调谐单元120B的输出节点O₁与O₂间产生一电容值。调谐元件390的控制线C_i，j接收由存储单元380输出的一控制信号。当字线W_i被启动时，一位线B_j的逻辑值将写入存储单元380。于存储单元380中两组交互连结的反相器361、362、363及364用以储存数据。而存储单元380中储存的逻辑值将决定调谐元件390输出节点O₁与O₂间的电容值。若储存的逻辑值为二进制1，则于输出节点O₁与O₂间将产生一第一电容值C_on；若储存的逻辑值为二进制0，则于输出节点O₁与O₂间将产生一第二电容值C_off。

如图3B所示，位线B_j可通过晶体管365将逻辑值写入存储单元380。其中，晶体管365可为一个NMOS晶体管。。接着，若字线W_i被启动(例如接收到二进制1)，则位线B_j的数据值将写入至存储单元380，以置换原本储存的数据；而若字线未被启动(例如接收到二进制0)，则存储单元380将保留原本储存的数据。另外，为了成功地将一笔新数据写入存储单元380，包含有晶体管361与363的第一反相器其驱动能力必须大于包含有晶体管362与364的第二反相器。换言之，晶体管361与363的宽度将大于晶体管362与364的宽度。举例而言，若二进制1写入存储单元380，则表示字线被启动(例如接收到二进制1)，且位线亦被设定为二进制1；而若一个二进制0被写入存储单元380，则表示在字线被启动(例如接收到二进制1)，且位线被设定为二进制0。

本发明实施例的调谐电路(存储单元阵列)包含有多个调谐单元。一实施例，该些调谐单元可以二维阵列的矩阵来配置，其中M x N调谐单元的排列方式为M列(Row)及N行(Column)。当然，本发明所述的阵列可为二维以上的阵列，如N维阵列，N大于1。

图4显示根据本发明一实施例的调谐电路110A的示意图，其中调谐单元的排列方式为M＝4且N＝4。该调谐电路110A的存储单元耦接四个字线(W₀、W₁、W₂，及W₃)、四个第一位线(B₀、B₁、B₂，及B₃)、及四个第二位线( 及

)，且接收该些字线与位线提供的数据信号，并且于其两个输出节点O₁与O₂间产生电容值。调谐电路110A共包含有16个调谐单元120A，即共有四列，且每一列皆设有四个调谐单元。由该图可了解，每一调谐单元可由个别的字线与位线来控制。

如图4所示，所有调谐单元的输出节点O₁相互耦接，且所有的调谐单元的输出节点O₂亦相互耦接。因此，调谐电路110A输出节点O₁与O₂间的电容值是全部调谐单元的总合。且该调谐电路110A输出总电容值的大小是取决于储存于存储单元的逻辑值以及每一调谐元件所产生的第一或第二电容值。而每一调谐单元则是依据储存于其相应存储单元的逻辑值来产生第一或第二电容值。例如，当储存于存储单元的逻辑值为二进制1时，则调谐单元的第一电容值为(C_{L_on}+C_{s_off})；而当储存于存储单元的逻辑值为二进制0时，调谐单元的第二电容值为(C_{s_on}+C_{L_off})。

在一实施例，调谐电路110A于运作时，一次只能由多个字线中一个字线被启动(asserted)。当字线W_i被启动时，一列的调谐单元被选择，且于第一与第二位线(B_j与

)的互补数据值将写入与字线W_i耦接的存储单元。当字线W_i被启动时，第一位线B_j的逻辑值与其相对应的第二位线

的逻辑值是互补。

图5显示根据本发明一实施例的调谐单元120C的示意图。调谐单元120C耦接一第一字线W_i、一第二字线W_M+i、一第一位线B_j、一第二位线一

第三位线B_N+j，及一第四位线

且接收该些字线与位线提供的数据信号，并且于调谐单元120C的两输出节点O₁与O₂间产生一个电容值。调谐单元120C包含有一存储单元530与一调谐元件540。调谐元件540的控制线C_i，j与

接收由存储单元530输出的两个控制信号。一实施例，存储单元530可为一具有两个读/写端口的静态随机存取存储器。如该图所示，存储单元530的两组交互耦接的反相器511、512、513、及514用以储存数据。存储单元530储存的逻辑值用以决定调谐元件540输出节点O₁与O₂间的电容值。若存储单元530储存的逻辑值为二进制1，则于输出节点O₁与O₂间产生C_{L_on}与C_{s_off}加总的第一电容值；若存储单元530储存的逻辑值为二进制0，则于输出节点O₁与O₂间产生C_{L_off}与C_{s_on}加总的第二电容值。

如图5所示，位线B_j的逻辑值可通过晶体管515与516、或通过晶体管517与518写入存储单元530。假设第一字线W_i被启动(例如接收到二进制1)，则第一与第二位线B_j与

的互补数据值将通过晶体管515与516写入存储单元530，以置换其原本储存的数值；另，假设第二字线W_M+i被启动(例如接收到二进制1)，则第三与第四位线B_N+j与

的互补数据直将通过晶体管517与518写入存储单元530，以置换其原本储存的数值。在此请注意，一实施例中，第一与第二字线不会同时启动。而若两个字线皆未被启动(例如接收到二进制0)，则存储单元530内的数据将被保留。

本发明实施例的调谐电路(存储单元阵列)包含有多个调谐单元。一实施例，该些调谐单元可以二维阵列的矩阵来配置，其中M x N调谐单元的排列方式为M列(Row)及N行(Column)。图6显示根据本发明一实施例的调谐电路110C的示意图。其中M＝4且N＝4。调谐电路110C耦接四个第一字线(W₀、W₁、W₂、及W₃)、四个第二字线(W₄、W₅、W₆、及W₇)、四个第一位线(B₀、B₁、B₂、及B₃)、四个第二位线(

及)、四个第三位线(B₄、B₅、B₆、及B₇)、以及四个第四位线(

及

)，且接收该些字线与位线提供的数据信号，并且由调谐电路110C的两输出节点O₁与O₂间产生一个电容值。调谐电路110C共包含有16个调谐单元120C，即共有四列，且每一列皆设有四个调谐单元。

如图6所示，所有调谐单元的输出节点O₁相互耦接，且所有的调谐单元的输出节点O₂亦相互耦接。因此，调谐电路110C输出节点O₁与O₂间的电容值是全部调谐单元的总合。且该调谐电路110C输出总电容值的大小是取决于储存于存储单元的逻辑值以及每一调谐元件所产生的第一与第二电容值。而每一调谐单元则是依据储存于其相应存储单元的逻辑值来产生电容值。例如，当储存于存储单元的逻辑值为二进制1时，则调谐单元的电容值为(C_{l_on}+C_{s_off})；而当储存于存储单元的逻辑值为二进制0时，调谐单元的电容值为(C_{s_on}+C_{l_off})。

一实施例，调谐电路110C于运作时，一次只能由多个第一字线中的一个字线被启动。当第一字线W_i被启动时，一列的调谐单元被选择，且于第一与第二位线(B_j与)的互补数据值将写入与字线W_i耦接的存储单元。须注意，当字线W_i被启动时，第一位线B_j的逻辑值与其相对应的第二位线

的逻辑值是互补。

一实施例，调谐电路110C于运作时，一次只能由多个第二字线中的一个字线被启动。当第二字线W_M+i被启动时，一列的调谐单元被选择，且于第三与第四位线(B_N+j与

)的互补数据值将写入与字线W_M+i耦接的存储单元。须注意，当字线W_M+i被启动时，第三位线B_N+j与其相对应的四位线

的逻辑值互补。

一实施例中，调谐电路110C于运作时，耦接存储单元的两条字线(W_i与W_M+i)不会同时启动。但须注意，两个不同列的调谐单元可同时被存取，即通过启动第一字线中的一字线与第二字线中的一字线而达成。

本发明中，揭露了数个特定的包含有存储器阵列的调谐元件，以令读者充分了解整个发明的实施例。然而，本领域技术人员将了解本发明并不限制于该些实施例，只要不脱离本发明的要旨，该行业者可进行各种变形或变更，该些变形与变更均应落入本发明的权利要求范围，例如上述的各数据或信号的逻辑值是以二进制来说明，例如上述的子元件改为电感元件，当然，上述各数据或信号的逻辑值亦可采用目前现有或未来发展出的各种进制或编码方式来执行。

Claims (23)

1.一种调谐电路，包含有：

多个调谐单元，该多个调谐单元被设置形成一矩阵，其中：

该阵列至少包含一第一维度与一第二维度；

每个调谐单元具有与该第一维度相关的一第一索引，且设有与该第二维度相关的一第二索引；

每个调谐单元耦接一字线与一位线，且当该字线启动时，该调谐单元的电路值是由该位线提供的一逻辑值所设定；以及

该调谐电路的全部调谐单元的电路值的总合，为该调谐电路的输出，

其中每个调谐单元包含有一存储单元与一调谐元件，该调谐元件根据储存于该存储单元的数据来决定该调谐单元的电路值。

2.根据权利要求1所述的调谐电路，其中，具有相同的第一索引的调谐单元共享同一字线；具有相同的第二索引的调谐单元共享同一位线。

3.根据权利要求1所述的调谐电路，其中每个调谐单元耦接一互补位线，且具有相同的第二索引的调谐单元共享同一互补位线。

4.根据权利要求1所述的调谐电路，其中该字线被启动时，该位线的逻辑值写入该调谐单元。

5.根据权利要求4所述的调谐电路，其中该存储单元包含有交互耦接的一第一反相器与一第二反相器。

6.根据权利要求5所述的调谐电路，其中该第一反相器的驱动能力大于该第二反相器。

7.根据权利要求5所述的调谐电路，其中该第一反相器包括有一第一晶体管与一第二晶体管，该第二反相器包括有一第三晶体管与一第四晶体管，其中该第一与该第二晶体管的宽度大于该第三与该第四晶体管的宽度。

8.根据权利要求1所述的调谐电路，其中该存储单元包含有一开关电路，且当该字线被启动时，该开关电路导通。

9.根据权利要求3所述的调谐电路，其中该字线未被启动时，该存储单元保留其储存的数据。

10.根据权利要求1所述的调谐电路，其中该调谐元件为一金属氧化物半导体装置，且该金属氧化物半导体装置具有由偏压所控制的电容，而该偏压与一储存于该存储单元的数据相关。

11.根据权利要求1所述的调谐电路，其中该多个调谐单元多个调谐单元被控制可产生一第一元件值或一第二元件值。

12.根据权利要求11所述的调谐电路，其中依据该调谐电路所需的调谐分辨率，以决定该第一元件值与该第二元件值间的差值。

13.一种调谐电路的控制方法，该调谐电路包括有多个调谐单元，该方法包含：

将该多个调谐单元以阵列的方式配置形成一矩阵结构，该阵列至少包含有一第一维度与一第二维度；

指定与该第一维度相关的一第一索引给每个调谐单元，且指定与该第二维度相关的第二索引给每个调谐单元；

利用一字线与一位线控制该调谐单元，其中该字线被启动时，该位线的一逻辑值写入该调谐单元；

加总全部调谐单元的电路值以产生输出，

其中每个调谐单元包含有一存储单元与一调谐元件，且该调谐元件根据储存于该存储单元的数据来决定该调谐单元的电路值。

14.根据权利要求13所述的方法，其中利用该字线与该位线控制该调谐单元的步骤，当字线被启动时还包含利用一互补位线提升该位线的逻辑值写入该调谐单元的驱动能力，且具有相同的第二索引的调谐单元共享同一互补位线。

15.根据权利要求13所述的方法，其中该字线被启动时，该位线的逻辑值写入调谐单元。

16.根据权利要求13所述的方法，其中该存储单元包含有交互耦合的一第一反相器与一第二反相器。

17.根据权利要求16所述的方法，其中该第一反相器的驱动能力大于该第二反相器。

18.根据权利要求16所述的方法，其中该第一反相器包括有一第一晶体管与一第二晶体管，该第二反相器包括有一第三晶体管与一第四晶体管，其中该第一与该第二晶体管的宽度大于该第三与该第四晶体管的宽度。

19.根据权利要求13所述的方法，其中该存储单元包含有一开关电路，且当该字线被启动时，该开关电路导通。

20.根据权利要求13所述的方法，其中该字线未被启动时，该存储单元保留其储存的数据。

21.根据权利要求13所述的方法，其中该调谐元件为一金属氧化物半导体装置，且该金属氧化物半导体装置具有由偏压所控制的电容，而该偏压与一储存于该存储单元的数据相关。

22.根据权利要求13所述的方法，其中该多个调谐单元多个调谐单元被控制可产生一第一元件值或一第二元件值。

23.根据权利要求13所述的方法，其中依据该调谐电路所须的调谐分辨率，以决定该第一元件值与该第二元件值间的差值。

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