CN101587462B - 高速数据通信链路中的usb数据传输装置及其数据传输方法 - Google Patents
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Abstract
本发明涉及一种高速数据通信链路中的USB数据传输装置及方法，装置包括与主机连接的USB控制功能模块和中央控制模块，中央控制模块包括DMA控制单元和与DMA控制单元连接的ARM控制单元，DMA控制单元和ARM控制单元分别与USB控制功能模块连接。方法包括数据接收处理操作和数据发送处理操作。采用该种高速数据通信链路中的USB数据传输装置及其数据传输方法，巧妙地采用了硬件信号直接触发DMA完成数据传输，最大限度地减少了对CPU的中断，显著降低了CPU负荷，提高了系统的效率与可靠性，原理简单实用，系统工作过程稳定可靠，适用范围较为广泛，尤其在高速数据通信中，数据传输速率可达到100Mbps，能够满足绝大部分通信数据链路的应用。
Description
技术领域
本发明涉及数据通信领域，特别涉及高速数据通信传输技术领域，具体是指一种高速数据通信链路中的USB数据传输装置及其数据传输方法。
背景技术
在现代通信和计算机高速发展的时代，通用串行总线(USB，Universal Serial Bus)是一种应用在通信领域的高速总线接口技术。由于USB拥有其它总线无可比拟的数据高速传输以及串行总线的优势，使它迅速成为在通信领域的主流数据接口技术。最新的USB 2.0更是将设备间的数据传输速度增加到了480Mbps，再加上USB与电脑接口的天然兼容性(现在几乎所有的个人电脑或笔记本电脑都具USB接口)，可以预见其应用前景将非常光明。
USB总线间的通信模式为主-从模式，即一切传输都是由主机(host)发起的，从机(device)根据主机提供的信息进行数据传输。一般USB的主机都由个人电脑(PC)充当。一个USB设备可含多个端口(Endpoint)，每个端口都可设置工作在USB四种模式的一种，且可独立地设置其数据流方向。USB的数据流方向有两种：In和Out，都是针对Host而言，如为In方向，是指数据从Device流向Host，反之，则是Host流向Device。
直接内存存取(DMA，Direct Memory Access)，是一种不经过CPU而直接从内存读取数据的数据交换模式。在DMA模式下，CPU只须向DMA控制器下达指令，让DMA控制器来处理数据的传送，数据传送完毕再把信息反馈给CPU，这样就很大程度上减轻了CPU资源占有率。
先入先出数据缓冲区(FIFO，First In First Out)，FIFO与普通存储器的区别是没有外部读写地址线，顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成。如FIFO已经写入数据满后，则产生满(full)信号，类似如FIFO中无数据，则产生空信号(empty)。
目前USB的解决方案主要有以下两种：
一是自己设计含USB控制器的芯片，由于USB协议及芯片设计的复杂性，这需要花费大量的时间与人力，且不易成功。
二是利用成熟的商用USB控制芯片，用CPU的并行总线与其接口，由于USB的数据传输速度非常快，这样会在大量数据的传输过程中给CPU巨大的负荷且会制约USB的传输速率，从而严重影响了整个系统的工作效率。
发明内容
本发明的目的是克服了上述现有技术中的缺点，提供一种能够实现高速USB数据传输、显著降低CPU负荷、提高系统性能和效率、原理简单实用、稳定可靠、适用范围较为广泛的高速数据通信链路中的USB数据传输装置及其数据传输方法。
为了实现上述的目的，本发明的高速数据通信链路中的USB数据传输装置及其数据传输方法如下：
该高速数据通信链路中的USB数据传输装置，包括与主机相连接的USB控制功能模块，其主要特点是，所述的USB数据传输装置还包括中央控制模块，所述的中央控制模块包括DMA控制单元和与该DMA控制单元相连接的ARM控制单元，所述的DMA控制单元和ARM控制单元分别与所述的USB控制功能模块相连接。
该高速数据通信链路中的USB数据传输装置中还包括有数据传输总线适配模块，所述的USB控制功能模块中设置有数据发送缓冲区和数据接收缓冲区，所述的DMA控制单元依次通过数据传输总线、数据传输总线适配模块分别与所述的数据发送缓冲区和数据接收缓冲区相连接。
该高速数据通信链路中的USB数据传输装置的数据传输总线为并行主机数据传输总线，所述的数据传输总线适配模块为主机数据传输总线适配模块。
该高速数据通信链路中的USB数据传输装置的主机数据传输总线适配模块为CPLD模块。
该高速数据通信链路中的USB数据传输装置的数据发送缓冲区为先进先出队列，所述的数据接收缓冲区为先进先出队列。
该高速数据通信链路中的USB数据传输装置的USB控制功能模块中还包括有微控制内核单元，所述的ARM控制单元通过I2C控制总线与所述的微控制内核单元相连接。
该高速数据通信链路中的USB数据传输装置的USB控制功能模块为Cypress 68013A控制芯片。
该利用上述的装置实现高速数据通信链路中的USB数据传输的方法，其主要特点是，所述的方法包括数据接收处理操作和数据发送处理操作，所述的数据接收处理操作包括以下步骤：
(11)USB控制功能模块从主机接收数据信息；
(12)USB控制功能模块将接收到的数据信息存储于数据接收缓冲区中，并向所述的数据传输总线适配模块发送非空信号，然后USB控制功能模块重复上述步骤(11)；
(13)所述的数据传输总线适配模块根据收到的非空信号，向所述的DMA控制单元发送非空脉冲触发信号；
(14)所述的DMA控制单元根据接收到的非空脉冲触发信号进行读取数据接收缓冲区中的数据的操作；
所述的数据发送处理操作包括以下步骤：
(21)USB控制功能模块从主机接收到数据请求指令；
(22)USB控制功能模块根据该数据请求指令判断所述的数据发送缓冲区是否满；
(23)如果是，则USB控制功能模块向主机发送数据，并重复上述步骤(21)；
(24)如果否，则向所述的数据传输总线适配模块发送非满信号，然后USB控制功能模块重复上述步骤(21)；
(25)所述的数据传输总线适配模块根据收到的非满信号，向所述的DMA控制单元发送非满脉冲触发信号；
(26)所述的DMA控制单元根据接收到的非满脉冲触发信号进行向数据发送缓冲区中写入数据的操作。
该高速数据通信链路中的USB数据传输的方法中的读取数据接收缓冲区中的数据的操作，包括以下步骤：
(141)所述的DMA控制单元从系统预设的配置任务列表中载入一个任务配置；
(142)所述的DMA控制单元执行该任务配置，将数据接收缓冲区中的数据搬移至与该USB数据传输装置相连接的存储模块中；
(143)所述的DMA控制单元从系统预设的配置任务列表中载入下一个任务配置。
该高速数据通信链路中的USB数据传输的方法中的向数据发送缓冲区中写入数据的操作，包括以下步骤：
(261)所述的DMA控制单元从系统预设的配置任务列表中载入一个任务配置；
(262)所述的DMA控制单元执行该任务配置，将与该USB数据传输装置相连接的存储模块中的数据搬移至数据发送缓冲区中；
(263)所述的DMA控制单元从系统预设的配置任务列表中载入下一个任务配置。
采用了该发明的高速数据通信链路中的USB数据传输装置及其数据传输方法，由于其中采用了USB控制芯片Cypress 68013A来实现底层的USB数据传输，采用了带Phost总线(Parallel host bus)的并行数据接口且内部有DMA功能的CPU来完成数据传输的管理，并采用了CPLD(Complex Programmable Logic Device)来实现68013A与CPU的简单接口，在数据传输过程中，巧妙地采用了硬件信号直接触发DMA完成数据传输，同时DMA也采用了非常灵活的工作方式，能够自动完成整个缓冲区的数据接收或发送而无须CPU的干预，保证了CPU可在自己空闲的时间才对缓冲区的数据进行处理，使得在大量USB数据的传输过程中充分地利用了DMA的快速搬移数据的特性，最大限度地减少了对CPU的中断，从而显著降低了CPU的负荷，提高了整个系统的效率与可靠性，而且原理简单实用，系统工作过程稳定可靠，适用范围较为广泛，尤其在高速数据通信中能够体现出它的优势，在实际的数据传输过程中，传输速率可达到100Mbps，能够满足绝大部分通信数据链路的应用。
附图说明
图1为本发明的高速数据通信链路中的USB数据传输装置的总体结构框图。
图2为本发明的高速数据通信链路中的USB数据传输方法中的DMA的执行顺序示意图。
图3为本发明的高速数据通信链路中的USB数据传输方法中的USB数据传输装置发送数据时主要信号时序图。
图4为本发明的高速数据通信链路中的USB数据传输方法中的USB数据传输装置接收数据时主要信号时序图。
具体实施方式
为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。
请参阅图1所示，该高速数据通信链路中的USB数据传输装置1，包括与主机2相连接的USB控制功能模块11，其中，所述的USB数据传输装置1还包括中央控制模块12，所述的中央控制模块12包括DMA控制单元121和与该DMA控制单元121相连接的ARM控制单元122，所述的DMA控制单元121和ARM控制单元122分别与所述的USB控制功能模块11相连接。
其中，该USB数据传输装置1中还包括有数据传输总线适配模块13，所述的USB控制功能模块11中设置有数据发送缓冲区和数据接收缓冲区，所述的DMA控制单元121依次通过数据传输总线14、数据传输总线适配模块13分别与所述的数据发送缓冲区和数据接收缓冲区相连接，其中，该数据传输总线14为并行主机数据传输总线，所述的数据传输总线适配模块13为主机数据传输总线适配模块，该主机数据传输总线适配模块为CPLD模块，该数据发送缓冲区和数据接收缓冲区均为先进先出队列。
该USB数据传输装置的USB控制功能模块11中还包括有微控制内核单元111，所述的ARM控制单元122通过I2C控制总线15与所述的微控制内核单元111相连接，该USB控制功能模块11为Cypress 68013A控制芯片。
在实际应用当中，请参阅图1所示，Device的USB总线设计中含6个端口：EP0是通用的控制双向端口，用于USB初始化时，枚举(emunation)信息的交互；EP1则是In方向端口，用于向Host发一些状态信息；EP2(Out)与EP6(In)以及EP4(Out)与EP8(In)组成两对双向数据通路，这可给通讯系统的设计带来很大的灵活性。
Cypress 68013A作为USB控制芯片，负责将从Host收到的数据放入接收缓冲区以及将发送缓冲区的数据发出。其与外面的接口为先入先出接口(FIFO)，被称为Slave FIFO接口。另外68013A芯片内还含有一个8051的微控制器核(MCU)，可通过此进行编程以配置68013A功能及与外界交互。
CPLD负责将68013A的Slave FIFO接口与CPU具备的phost并行数据接口进行桥接。保证CPU与68013A的可靠数据传输。并将Slave FIFO的非空信号(empty)及非满信号(full)转变成可以直接触发DMA工作的非空脉冲触发信号(not_empty_trigger)及非满脉冲触发信号(not_full_trigger)。这样，一旦从Host收到数据或Host请求数据，都会自动触发DMA完成数据传输。
Parallel host bus(Phost总线)支持Burst传输模式，即每次传输传一次8/16/24位地址信息和可以任意配置的数据长度。如在USB2.0的Bulk工作模式下的每个包的最大为512字节，这样就可以用一个24位地址加上512个字节的包作为P_Bus的一个Burst操作。
CPU在本发明中主要用到DMA模块及ARM控制器核。DMA负责将收到的数据从68013A的Slave FIFO移至接收缓冲区，将待发送的数据从数据缓冲区中移出至Slave FIFO。ARM控制器负责配置DMA工作模式，并在其空闲的时间来管理数据缓冲区的内容。CPU还利用I2C接口与68013A相连，可以利用此接口来完成CPU与68013A的控制信息交互。
再请参阅图2至图4所示，该利用上述的装置实现高速数据通信链路中的USB数据传输的方法，其中，所述的方法包括数据接收处理操作和数据发送处理操作，所述的数据接收处理操作包括以下步骤：
(11)USB控制功能模块从主机接收数据信息；
(12)USB控制功能模块将接收到的数据信息存储于数据接收缓冲区中，并向所述的数据传输总线适配模块发送非空信号，然后USB控制功能模块重复上述步骤(11)；
(13)所述的数据传输总线适配模块根据收到的非空信号，向所述的DMA控制单元发送非空脉冲触发信号；
(14)所述的DMA控制单元根据接收到的非空脉冲触发信号进行读取数据接收缓冲区中的数据的操作，包括以下步骤：
(a)所述的DMA控制单元从系统预设的配置任务列表中载入一个任务配置；
(b)所述的DMA控制单元执行该任务配置，将数据接收缓冲区中的数据搬移至与该USB数据传输装置相连接的存储模块中；
(c)所述的DMA控制单元从系统预设的配置任务列表中载入下一个任务配置；
所述的数据发送处理操作包括以下步骤：
(21)USB控制功能模块从主机接收到数据请求指令；
(22)USB控制功能模块根据该数据请求指令判断所述的数据发送缓冲区是否满；
(23)如果是，则USB控制功能模块向主机发送数据，并重复上述步骤(21)；
(24)如果否，则向所述的数据传输总线适配模块发送非满信号，然后USB控制功能模块重复上述步骤(21)；
(25)所述的数据传输总线适配模块根据收到的非满信号，向所述的DMA控制单元发送非满脉冲触发信号；
(26)所述的DMA控制单元根据接收到的非满脉冲触发信号进行向数据发送缓冲区中写入数据的操作，包括以下步骤：
(a)所述的DMA控制单元从系统预设的配置任务列表中载入一个任务配置；
(b)所述的DMA控制单元执行该任务配置，将与该USB数据传输装置相连接的存储模块中的数据搬移至数据发送缓冲区中；
(c)所述的DMA控制单元从系统预设的配置任务列表中载入下一个任务配置。
在实际使用当中，在大数据量传输中，都希望数据能尽快地搬移到数据缓冲区，且只有到一定条件下才去通知ARM处理，尽可能少地中断ARM。这样，要求DMA能自动搬移数据，完成后还能自动的更新目标或源地址，为下一次数据传输作好准备。为此，在本发明中设计了如图2所示的DMA工作方式：在DMA开始工作前，首先配置好一系列的任务，即任务0(Task0)～任务n(Task n)。DMA在被触发时，先完成任务0(Task0)。完成后，自动载入下一个DMA任务配置，即任务1(Task1)，当硬件触发信号再次到来时，则执行Task1任务，完成后，则载入任务2(Task2)的任务配置，等待被触发。一直到任务n(Task n)完成后，再触发ARM中断，通知ARM进行数理缓冲区的处理。这样，只有完成n个DMA任务后才触发ARM中断一次，使ARM在数据传输上的负荷大大降低。
当然，在特定情况下，ARM需对接收到的数据及时回应，这时，可利用定时器功能，在固定的时间间隔去查看数据缓冲区。
再请参阅图3所示，其为Device发送数据时主要信号的时序图。P_Bus即为CPU所有的phostif并行数据总线。Full信号为68013A中数据FIFO满标志。当Full信号为高，则表明68013A相应FIFO已满，不能再接收数据；而not_full_trigger则是触发对应DMA的信号。当not_full_trigger脉冲到来时，触发一次DMA工作，将数据从CPU的缓冲区搬移至68013A的发送端FIFO，以备USB传输。当发送数据长度小于512字节时，Pktendn有效，保证USB“短”包的传输。
再请参阅图4所示，其为Device接收数据时主要信号的时序图。P_Bus即为CPU所有的phostif并行数据总线。Empty信号为68013A中FIFO空标志。当Empty信号为高，则表明68013A相应FIFO已空，暂时没有从USB线上接收到数据。而not_empty_trigger则是触发对应DMA的信号。当not_empty_trigger脉冲到来时，触发一次DMA工作，将USB数据从68013A的接收端FIFO搬移至CPU的接收缓冲区。
如：HOST向Device传送1000个字节的过程如下：
68013A将先后从host接收两个数据包(512+488bytes)。
再请参阅图1所示，当68013A从host接收到第一个数据包(512bytes)后，将数据存于FIFO中，并产生非空信号(Not Empty)。同时开始接收下一个数据包，FIFO的非空信号通过CPLD产生了一个not_empty_trigger的脉冲触发DMA；DMA被激活后将自动通过P_Bus接口去读取68013AFIFO中的数据。
如图4所示：一次读操作最大可以读取512个字节和两个字节的有效字节数，如一次读操作结束后68013A的FIFO仍然为非空(已收到下一个数据包)，这时not_empty_tirgger脉冲将再次触发DMA的下一个TASK去读取剩下的488个字节的数据(如附图2所示)。
这样通过这两个DMA操作1000字节的数据就搬移到了SDRAM中，ARM可在空闲时来查询数据缓冲区来对收到的数据进行处理。
采用了上述的高速数据通信链路中的USB数据传输装置及其数据传输方法，由于其中采用了USB控制芯片Cypress 68013A来实现底层的USB数据传输，采用了带Phost总线(Parallelhost bus)的并行数据接口且内部有DMA功能的CPU来完成数据传输的管理，并采用了CPLD(Complex Programmable Logic Device)来实现68013A与CPU的简单接口，在数据传输过程中，巧妙地采用了硬件信号直接触发DMA完成数据传输，同时DMA也采用了非常灵活的工作方式，能够自动完成整个缓冲区的数据接收或发送而无须CPU的干预，保证了CPU可在自己空闲的时间才对缓冲区的数据进行处理，使得在大量USB数据的传输过程中充分地利用了DMA的快速搬移数据的特性，最大限度地减少了对CPU的中断，从而显著降低了CPU的负荷，提高了整个系统的效率与可靠性，而且原理简单实用，系统工作过程稳定可靠，适用范围较为广泛，尤其在高速数据通信中能够体现出它的优势，在实际的数据传输过程中，传输速率可达到100Mbps，能够满足绝大部分通信数据链路的应用。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。
Claims (9)
1.一种高速数据通信链路中的USB数据传输装置，包括与主机相连接的USB控制功能模块，其特征在于，所述的USB数据传输装置还包括中央控制模块，所述的中央控制模块包括DMA控制单元和与该DMA控制单元相连接的ARM控制单元，所述的DMA控制单元和ARM控制单元分别与所述的USB控制功能模块相连接，所述的USB数据传输装置中还包括有数据传输总线适配模块，所述的USB控制功能模块中设置有数据发送缓冲区和数据接收缓冲区，所述的DMA控制单元依次通过数据传输总线、数据传输总线适配模块分别与所述的数据发送缓冲区和数据接收缓冲区相连接。
2.根据权利要求1所述的高速数据通信链路中的USB数据传输装置，其特征在于，所述的数据传输总线为并行主机数据传输总线，所述的数据传输总线适配模块为主机数据传输总线适配模块。
3.根据权利要求2所述的高速数据通信链路中的USB数据传输装置，其特征在于，所述的主机数据传输总线适配模块为CPLD模块。
4.根据权利要求1所述的高速数据通信链路中的USB数据传输装置，其特征在于，所述的数据发送缓冲区为先进先出队列，所述的数据接收缓冲区为先进先出队列。
5.根据权利要求1至4中任一项所述的高速数据通信链路中的USB数据传输装置，其特征在于，所述的USB控制功能模块中还包括有微控制内核单元，所述的ARM控制单元通过I2C控制总线与所述的微控制内核单元相连接。
6.根据权利要求5所述的高速数据通信链路中的USB数据传输装置，其特征在于，所述的USB控制功能模块为Cypress 68013A控制芯片。
7.一种利用权利要求1所述的装置实现高速数据通信链路中的USB数据传输的方法，其特征在于，所述的USB数据传输装置中还包括有数据传输总线适配模块，所述的USB控制功能模块中设置有数据发送缓冲区和数据接收缓冲区，所述的DMA控制单元依次通过数据传输总线、数据传输总线适配模块分别与所述的数据发送缓冲区和数据接收缓冲区相连接，所述的方法包括数据接收处理操作和数据发送处理操作，所述的数据接收处理操作包括以下步骤：
(11)USB控制功能模块从主机接收数据信息；
(12)USB控制功能模块将接收到的数据信息存储于数据接收缓冲区中，并向所述的数据传输总线适配模块发送非空信号，然后USB控制功能模块重复上述步骤(11)；
(13)所述的数据传输总线适配模块根据收到的非空信号，向所述的DMA控制单元发送非空脉冲触发信号；
(14)所述的DMA控制单元根据接收到的非空脉冲触发信号进行读取数据接收缓冲区中的数据的操作；
所述的数据发送处理操作包括以下步骤：
(21)USB控制功能模块从主机接收到数据请求指令；
(22)USB控制功能模块根据该数据请求指令判断所述的数据发送缓冲区是否满；
(23)如果是，则USB控制功能模块向主机发送数据，并重复上述步骤(21)；
(24)如果否，则向所述的数据传输总线适配模块发送非满信号，然后USB控制功能模块重复上述步骤(21)；
(25)所述的数据传输总线适配模块根据收到的非满信号，向所述的DMA控制单元发送非满脉冲触发信号；
(26)所述的DMA控制单元根据接收到的非满脉冲触发信号进行向数据发送缓冲区中写入数据的操作。
8.根据权利要求7所述的高速数据通信链路中的USB数据传输的方法，其特征在于，所述的读取数据接收缓冲区中的数据的操作，包括以下步骤：
(141)所述的DMA控制单元从系统预设的配置任务列表中载入一个任务配置；
(142)所述的DMA控制单元执行该任务配置，将数据接收缓冲区中的数据搬移至与该USB数据传输装置相连接的存储模块中；
(143)所述的DMA控制单元从系统预设的配置任务列表中载入下一个任务配置。
9.根据权利要求7所述的高速数据通信链路中的USB数据传输的方法，其特征在于，所述的向数据发送缓冲区中写入数据的操作，包括以下步骤：
(261)所述的DMA控制单元从系统预设的配置任务列表中载入一个任务配置；
(262)所述的DMA控制单元执行该任务配置，将与该USB数据传输装置相连接的存储模块中的数据搬移至数据发送缓冲区中；
(263)所述的DMA控制单元从系统预设的配置任务列表中载入下一个任务配置。
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