CN101587148A

CN101587148A - 一种减小mos器件导通电阻测试值的方法

Info

Publication number: CN101587148A
Application number: CNA2008100376781A
Authority: CN
Inventors: 庞娟; 黄莹
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2008-05-20
Filing date: 2008-05-20
Publication date: 2009-11-25
Anticipated expiration: 2028-05-20
Also published as: CN101587148B

Abstract

本发明提供了一种减小MOS器件导通电阻测试值的方法，MOS器件的管脚均具有一条加载线和一条测试线；两个或两个以上的内部打有金属引线的管脚的加载线与测试装置的一加载线连接，对应地，其测试线与测试装置的一测试线连接；未打有金属引线的管脚的加载线与所述测试装置的另一加载线连接，对应地，其测试线与测试装置的另一测试线连接。或者，打有金属引线的管脚的测试线预留一测试线与测试装置的测试线连接，余下的测试线与测试装置的加载线连接。打有金属引线的管脚为源端管脚，未打有引线的为漏端管脚。本发明的MOS器件管脚连接方法可有效减小并入MOS器件导通电阻的金属引线电阻值，减小MOS器件导通电阻值。

Description

一种减小MOS器件导通电阻测试值的方法

技术领域

本发明涉及MOS器件的测试领域，尤其涉及减小MOS器件导通电阻测试值的方法。

背景技术

检验制作的MOS器件的电性参数是否满足预期标准就需要对制作出的MOS器件进行电性参数的测试。随着MOS集成器件不断向低功耗发展，对MOS器件导通电阻(R_dson)的测试就显得尤为重要。R_dson是关键的测试参数，它的大小直接决定了MOS器件导通时的消耗功率。R_dson的测试是对待测试的MOS器件加载一定的栅源电压V_gs和漏极电流I_d下测得的MOS器件导通时漏源间的最大阻抗。然而在实际测试中，测试出的导通电阻值不仅包括了MOS器件的导通电阻值，还包括了导线电阻和封装好的MOS器件内部引线电阻。封装好的MOS器件的每个管脚(Pin)都对应两根线：内加载线(Force)和内测试线(Sense)。MOS器件管脚的内加载线对应与测试装置的外加载线连接，这样测试装置可通过外加载线和MOS器件的内加载线为MOS器件提供恒定电流。MOS器件管脚的内测试线与测试装置的外测试线连接，测试装置的外测试线部分等同于测量未知电阻的电压表，其内阻很大无电流通过，因此由外测试线引入的导线电阻可忽略不计。所以，测得的MOS器件导通电阻值实际串联了封装好的MOS器件内部引线电阻，使得测得的电阻值要大于MOS器件真实的R_dson值。

传统的测试MOS器件导通电阻的接线方法，请参见图1。通常选用封装好的MOS器件源端S引脚的内加载线和漏端D引脚的内加载线接测试装置两外加载线，高电位外加载线和低电位外加载线。一般情况下，漏端内加载线接高电位外加载线，源端内加载线接低电平外加载线，由于测试MOS器件导通电阻时使用的是浮动源，故可将S引脚的内加载线接测试装置的高电位外加载线n1，D引脚的加载线接测试装置的低电位外加载线n3；对应地，S引脚的内测试线接测试装置的高电位外测试线n2，D引脚的内测试线接测试装置低电位外测试线n4。其余的S引脚和D引脚悬空。若MOS器件的D端没有内部引线，则R4～R7的阻值为0；S端存在内部引线，则S端内部引线的阻值R1～R3是相同。Rf1或Rf4为测试装置外加载线的等效电阻。测试装置外测试线上电流为零，因此外测试线上的等效电阻Rs1或Rs4也等效为零。因此，最终与S端和D端连接的测试装置外测试线n2和n4所测电压之差，为加载电流I经过R1和实际导通电阻R之后形成的电压差。根据测得的电压差计算的最终导通电阻值R_dson实际上为R1和实际MOS器件导通电阻R之和。

发明内容

本发明的目的在于提供一种减小MOS器件导通电阻测试值的方法，以解决传统测试MOS器件导通电阻时MOS器件内部引线引起的导通电阻测试值增大的问题，降低内部引线电阻对导通电阻测试值的干扰。

为达到上述目的，本发明一种减小MOS器件导通电阻测试值的方法，该MOS器件包括若干源端管脚和漏端管脚。MOS器件的管脚均具有内加载线和内测试线。MOS器件数个管脚内部打有金属引线；MOS器件源端管脚和漏端管脚与测试装置的两外加载线和两外测试线连接。其中两个或两个以上的内部打有金属引线的管脚的内加载线与测试装置的第一外加载线连接，对应地，其内测试线与测试装置的第一外测试线连接；未打有金属引线的管脚的内加载线与测试装置的第二外加载线连接，对应地，其内测试线与测试装置的第二外测试线连接。其中，内部打有金属引线的管脚为MOS器件的源端管脚，未打有金属引线与测试装置的第二外加载线连接的管脚为MOS器件的漏端管脚。测试装置的两加载线分别为高电位加载线和低电位加载线，测试装置的两测试线分别为高电位测试线和低电位测试线。其中，高电位外加载线为测试装置的第一加载线，高电位外测试线为测试装置的第一测试线；低电位外加载线为测试装置的第二加载线，低电位外测试线为测试装置的第二测试线。或者，高电位外加载线为测试装置的第二加载线，高电位外测试线为测试装置的第二测试线；低电位外加载线为测试装置的第一加载线，低电位外测试线为测试装置的第一测试线。

减小MOS器件导通电阻测试值还可通过以下的方法，该MOS器件也是包括数个源端管脚和漏端管脚，MOS器件的管脚均具有内加载线和内测试线；MOS器件数个管脚内部打有金属引线；MOS器件源端管脚和漏端管脚与测试装置的两外加载线和两外测试线连接。其中，两个或两个以上的内部打有金属引线的管脚的内加载线与测试装置的第一外加载线连接，预留其一管脚的测试线与测试装置的第一外测试线连接，余下管脚测试线与测试装置的第一外加载线连接；未打有金属引线的管脚的内加载线与测试装置的第二外加载线连接，对应地，其内测试线与测试装置的第二外测试线连接。内部打有金属引线的管脚为MOS器件的源端管脚，未打有金属引线与测试装置的第二外加载线连接的管脚为MOS器件的漏端管脚。同样，测试装置的两外加载线分别为高电位外加载线和低电位外加载线，测试装置的两外测试线分别为高电位外测试线和低电位外测试线。其中，高电位外加载线为测试装置的第一加载线，高电位外测试线为测试装置的第一测试线；低电位外加载线为测试装置的第二加载线，低电位外测试线为测试装置的第二测试线。或者，高电位外加载线为测试装置的第二加载线，高电位外测试线为测试装置的第二测试线；低电位外加载线为测试装置的第一加载线，低电位外测试线为测试装置的第一测试线。

与现有MOS器件管脚连接方法相比，通过将数个内部打有金属引线的管脚的内加载线同时与测试装置的一外加载线连接，有效降低了金属引线对导通电阻测试值的影响，解决了MOS器件内部引线引起的导通电阻测试值增大的问题，降低内部金属引线电阻对导通电阻测试值的干扰。

附图说明

以下结合附图和具体实施例对本发明减小MOS器件导通电阻测试值的方法作进一步详细具体地描述。

图1是传统测试MOS器件的连接方式示意图。

图2是本发明减小MOS器件的实施例一的连接方法示意图。

图3是本发明减小MOS器件的实施例一的另一种连接方法示意图。

图4是本发明减小MOS器件的实施例二的连接方法示意图。

图5是本发明减小MOS器件的实施例二的第二种连接方法示意图。

图6是本发明减小MOS器件的实施例二的第三种连接方法示意图。

具体实施方式

为降低MOS器件导通电阻测试值，主要是降低MOS器件管脚内部打有的金属引线电阻。封装好的MOS器件包括若干源端管脚和漏端管脚，MOS器件的所有管脚均具有内加载线和内测试线，通常MOS器件数个管脚内部打有金属引线，测试时MOS器件源端管脚和漏端管脚与测试装置的两外加载线和两外测试线连接。

本发明的第一种方法实施例一，请参阅图2，两个或两个以上的内部打有金属引线的管脚的内加载线与测试装置的第一外加载线连接，对应地，其内测试线与测试装置的第一外测试线连接；未打有金属引线的管脚的内加载线与测试装置的第二外加载线连接，对应地，其内测试线与测试装置的第二外测试线连接。图2所示内部打有金属引线为MOS器件源端S管脚，未打有金属引线与测试装置的第二外加载线连接的管脚为MOS器件的漏端D管脚。由于漏端D管脚内部未打有金属引线，因此金属引线等效电阻R4～R7的阻值为0，而源端S管脚内部打有的金属引线电阻R1～R3的阻值相同。以图2所示的封装MOS器件具有三个源端，为减小金属引线电阻对实际导通电阻R的影响，故也可以只将MOS器件的两个源端的内加载线同时与测试装置的第一外加载线n1连接，这两个源端的内测试线同时与测试装置的第一外测试线n2连接，然后一个漏端D管脚的内加载线与测试装置的第二外加载线n3连接，该管脚的内测试线与测试装置的第二外测试线n4连接。这样最终通过测试装置的外加载线和MOS器件的内加载线向MOS器件加载一定的测试电流，通过测试装置的两外测试线n2和n4测得阻值为1/2R1的阻值与MOS器件实际导通电阻R之和。

为达到最大幅度减小金属引线电阻对MOS器件实际导通电阻R的影响，将内部打有金属引线的三个源端S管脚的三条内加载线均与测试装置的第一外加载线n1连接，对应地，这三个源端S管脚的三条内测试线与测试装置的第一外测试线n2连接，取一个漏端D管脚的内加载线与测试装置的第一外加载线n3连接，该管脚的内测试线与测试装置第二外测试线n4连接。这样通过测试装置的外加载线和MOS器件管脚的内加载线向MOS器件加载一定的测试电流，通过测试装置的两测试线n2和n4测得阻值为1/3R1的阻值与MOS器件实际导通电阻R之和。所测试出的电阻值小于只选取两个源端S管脚进行连接的方案。

以上情况是以目前常见的MOS器件源端S管脚内部打有金属引线，D管脚内部不存在金属打线为例，然而当MOS器件漏端D管脚内部的等效电阻R4～R7的阻值不为0时，电阻R4、R5、R6或R7的电阻就会并入MOS器件实际导通电阻值R，同样会增大实际测试的导通电阻值。同样为减小漏端D管脚内部的等效电阻的影响，实现图3所示的接线方法，将MOS器件四条漏端D管脚的内加载线同时与测试装置第二外加载线n3连接，这四个管脚的内测试线与测试装置第二外测试线n4连接。同理，也可以只选取四个漏端D管脚中三个或两个D管脚的内加载线与测试装置第二外加载线n3连接，这三个或两个管脚的内测试线与测试装置第二外测试线n4连接。选取三个或两个漏端D管脚测得的MOS器件导通电阻值也会大于选取四个D管脚测得的MOS器件导通电阻值，因此，实施例一的优选实施例是图3所示的漏端D管脚的接线方式。

测试装置的两外加载线分别为高电位外加载线和低电位外加载线，测试装置的两外测试线分别为高电位外测试线和低电位外测试线。高电位外加载线为测试装置的第一加载线n1，高电位外测试线为测试装置的第一测试线n2；低电位外加载线为测试装置的第二加载线n3，低电位外测试线为测试装置的第二测试线n4。或者，高电位外加载线为测试装置的第二加载线n3，高电位外测试线为测试装置的第二测试线n4；低电位外加载线为测试装置的第一加载线n1，低电位外测试线为测试装置的第一测试线n2。一般情况下为MOS器件漏端D管脚的内加载线接测试装置的高电平外加载线，源端S管脚的内加载线接低电平外加载线，即第一外加载线n1为低电位外加载线，第二外加载线n3为高电位外加载线，对应地，测试装置的第一外测试线n2为低电位外测试线，测试装置的第二外测试线n4为高电位外测试线。由于测试MOS器件导通电阻时使用的是浮动源，故也可将S引脚的内加载线接测试装置的高电位外加载线，D引脚的内加载线接测试装置的低电位外加载线。因此，第一外加载线n1为高电位外加载线，第二外加载线n3为低电位外加载线，对应地测试装置的第一外测试线n2为高电位外测试线，测试装置的第二外测试线n4为低电位外测试线。

本发明的第二种方法的实施例，MOS器件数个管脚内部打有金属引线的情况，与以上实施例一相同，内部打有金属引线为MOS器件源端S管脚，未打有金属引线与测试装置的第二外加载线连接的管脚为MOS器件的漏端D管脚，这样漏端D管脚内部等效电阻R4～R7等效为零。减小MOS器件导通电阻测试值也可通过图4所示的实施例接线方式实现，两个或两个以上的内部打有金属引线的管脚的内加载线与测试装置的第一外加载线连接，预留其一管脚的内测试线与测试装置的第一外测试线连接，余下管脚内测试线与测试装置的第一外加载线连接；未打有金属引线的管脚的内加载线与测试装置的第二外加载线连接，对应地，其内测试线与测试装置的第二外测试线连接。与以上第一方法的实施例相同，若选取两个内部打有金属引线的管脚的内加载线与测试装置的第一外加载线n1连接，预留其一管脚的内测试线与测试装置的第一外测试线n2连接，这两个管脚剩余的内测试线与测试装置的第一外加载线连接，这样最终由测试线n2和n4测得的电阻值实际为1/3R1与MOS器件实际导通电阻R之和。为达到最佳减小MOS器件导通电阻值的效果，如图4所示是将三个内部打有金属引线的源端S管脚的三条内加载线同时与测试装置的第一外加载线n1连接，预留其一源端S管脚的内测试线与测试装置的第一外测试线n2连接，未打有金属引线的漏端D管脚的内加载线与测试装置的第二加载线n3连接，对应地，该管脚的内测试线与测试装置的第二外测试线n4连接，这样由测试装置测试线测得的MOS器件导通电阻为1/5R1与实际导通电阻R之和。相对传统测得的MOS器件导通电阻R1与电阻R之和，明显减小了金属引线电阻对测量结果的影响。实际中，漏端D内部的等效电阻R4～R7可能不为0，同样为减小R4、R5、R6和R7对实际测得的MOS器件导通电阻的影响，请参见图5所示的连接方法，可按照第一种方法的实施例中连接漏端的方法进行连接，将四个漏端D管脚的内加载线均与测试装置的第二外加载线n3连接，四个漏端D管脚的内测试线均与测试装置的第二外测试线n4连接，同理，也可只选取四个中两个或三个D管脚与测试装置的第二外加载线和第二外测试进行连接，余下的D管脚悬空，仍然可在一定程度减小MOS器件的导通电阻值。同样，为减小R4、R5、R6和R7对实际测得的MOS器件导通电阻的影响，请参见图6，按照连接MOS管源端S管脚的方式连接四个漏端D管脚，将四个漏端D管脚的内加载线与测试装置的第二外加载线n3连接，预留一漏端D管脚的内测试线与测试装置的第二外测试线n4连接，四个漏端D管脚剩余的内测试线与测试装置的第二外加载线n3连接。测试装置的两外加载线分别为高电位外加载线和低电位外加载线，测试装置的两外测试线分别为高电位外测试线和低电位外测试线。高电位外加载线为测试装置的第一加载线n1，高电位外测试线为测试装置的第一测试线n2；低电位外加载线为测试装置的第二加载线n3，低电位外测试线为测试装置的第二测试线n4。或者，高电位外加载线为测试装置的第二加载线n3，高电位外测试线为测试装置的第二测试线n4；低电位外加载线为测试装置的第一加载线n1，低电位外测试线为测试装置的第一测试线n2。一般情况下为MOS器件漏端D管脚的内加载线接测试装置的高电平外加载线，源端S管脚的内加载线接低电平外加载线，即第一外加载线n1为低电位外加载线，第二外加载线n3为高电位外加载线，对应地，测试装置的第一外测试线n2为低电位外测试线，测试装置的第二外测试线n4为高电位外测试线。由于测试MOS器件导通电阻时使用的是浮动源，故也可将S引脚的内加载线接测试装置的高电位外加载线，D引脚的内加载线接测试装置的低电位外加载线。因此，第一外加载线n1为高电位外加载线，第二外加载线n3为低电位外加载线，对应地测试装置的第一外测试线n2为高电位外测试线，测试装置的第二外测试线n4为低电位外测试线。

本发明通过将内部打有金属引线的MOS器件管脚均与测试装置的加载线和测试线连接，采取源端或漏端的加载线均与测试装置的加载线连接，源端或漏端的测试线与测试装置的测试线连接，或预留一测试线与测试装置的测试线连接。本发明的MOS器件管脚的连接方法有效减小了并入MOS器件导通电阻值的金属引线电阻或管脚内部的等效电阻值，从而减小了测试的MOS器件导通电阻值。

Claims

1、一种减小MOS器件导通电阻测试值的方法，所述MOS器件包括若干源端管脚和漏端管脚，所述MOS器件的管脚均具有内加载线和内测试线；所述MOS器件数个管脚内部打有金属引线；所述MOS器件源端管脚和漏端管脚与测试装置的两外加载线和两外测试线连接，其特征在于，所述两个或两个以上的内部打有金属引线的管脚的内加载线与所述测试装置的第一外加载线连接，对应地，其内测试线与所述测试装置的第一外测试线连接；所述未打有金属引线的管脚的内加载线与所述测试装置的第二外加载线连接，对应地，其测试线与所述测试装置的第二外测试线连接。

2、如权利要求1所述减小MOS器件导通电阻测试值的方法，其特征在于，所述内部打有金属引线的管脚为所述MOS器件的源端管脚，所述未打有金属引线与所述测试装置的第二外加载线连接的管脚为所述MOS器件的漏端管脚。

3、如权利要求1所述减小MOS器件导通电阻测试值的方法，其特征在于，所述测试装置的两外加载线分别为高电位外加载线和低电位外加载线，所述测试装置的两测试线分别为高电位外测试线和低电位外测试线。

4、如权利要求3所述减小MOS器件导通电阻测试值的方法，其特征在于，所述高电位外加载线为所述测试装置的第一加载线，所述高电位外测试线为所述测试装置的第一测试线；所述低电位外加载线为所述测试装置的第二加载线，所述低电位外测试线为所述测试装置的第二测试线。

5、如权利要求3所述减小MOS器件导通电阻测试值的方法，其特征在于，所述高电位外加载线为所述测试装置的第二加载线，所述高电位外测试线为所述测试装置的第二测试线；所述低电位外加载线为所述测试装置的第一加载线，所述低电位外测试线为所述测试装置的第一测试线。

6、一种减小MOS器件导通电阻测试值的方法，所述MOS器件包括数个源端管脚和漏端管脚，所述MOS器件的管脚均具有内加载线和内测试线；所述MOS器件数个管脚内部打有金属引线；所述MOS器件源端管脚和漏端管脚与测试装置的两外加载线和两外测试线连接，其特征在于，所述两个或两个以上的内部打有金属引线的管脚的内加载线与所述测试装置的第一外加载线连接，预留其一管脚的内测试线与所述测试装置的第一外测试线连接，余下管脚内测试线与所述测试装置的第一外加载线连接；所述未打有金属引线的管脚的内加载线与所述测试装置的第二外加载线连接，对应地，其内测试线与所述测试装置的第二外测试线连接。

7、如权利要求4所述减小MOS器件导通电阻测试值的方法，其特征在于，所述内部打有金属引线的管脚为所述MOS器件的源端管脚，所述未打有金属引线与所述测试装置的第二外加载线连接的管脚为所述MOS器件的漏端管脚。

8、如权利要求4所述减小MOS器件导通电阻测试值的方法，其特征在于，所述测试装置的两外加载线分别为高电位加载线和低电位加载线，所述测试装置的两测试线分别为高电位测试线和低电位测试线。

9、如权利要求8所述减小MOS器件导通电阻测试值的方法，其特征在于，所述高电位外加载线为所述测试装置的第一加载线，所述高电位外测试线为所述测试装置的第一测试线；所述低电位外加载线为所述测试装置的第二加载线，所述低电位外测试线为所述测试装置的第二测试线。

10、如权利要求8所述减小MOS器件导通电阻测试值的方法，其特征在于，所述高电位外加载线为所述测试装置的第二加载线，所述高电位外测试线为所述测试装置的第二测试线；所述低电位外加载线为所述测试装置的第一加载线，所述低电位外测试线为所述测试装置的第一测试线。