CN101546300A - 存储器控制装置、存储器控制方法和信息处理系统 - Google Patents

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Abstract

一种存储器控制装置、存储器控制方法和信息处理系统。在旁路存储单元(19)时，从主存储单元(14a)获得的获取响应数据由第一端口(18)接收，其中在第一端口(18)中可以设置所接收的获取响应数据。从主存储单元(14a)获得的获取响应数据如果不能设置在第一端口(18)中则通过存储单元(19)设置在第二端口(20)中。发出控制单元(22)执行优先级控制操作以根据预定优先级向处理器(13)发出在第一端口(18)或者第二端口(20)中设置的获取响应数据。结果，从获取响应数据到达至响应于来自处理器的获取请求向处理器发出获取响应数据的时延缩短。

Description

存储器控制装置、存储器控制方法和信息处理系统
技术领域
这里公开的实施例是用于响应于处理器的获取请求从主存储单元获得获取响应数据并将获取响应数据发送到处理器的技术。
背景技术
一般而言，从获得信息处理系统的高速度和高性能的观点来看，需要其系统板上安装的集成电路在更短的时间内处理和发送/接收分组(例如参见日本专利申请公开第62-245462号)。
图8是示意性示出常规信息处理系统的系统板的结构示例的框图，而图9是示意性示出其系统控制器的结构示例的框图。
常规信息处理系统80例如包括系统板81，如图8所示，该系统板上安装有I/O(输入/输出：IO)单元(外部输入/输出控制器)82、CPU(中央处理单元)83、多个(在图8所示的情况下为两个)存储器84a、84b和多个(在图8所示的情况下为两个)系统控制器(SC)85a、85b。
I/O单元82是用于控制向系统板81外部的设备传送/从系统板81外部的设备接收信号的设备。该I/O单元82通过系统控制器85a把从外部设备接收的数据例如传送到CPU 83。
CPU 83是使用从系统控制器85a、85b接收的数据进行各种算术运算的设备。该CPU 83向系统控制器85a、85b发出请求以从随后描述的存储器84a、84b获取数据，并从系统控制器85a、85b接收对应于获取请求的获取响应数据。获取响应数据是分组化的数据(在下文中有时简称为分组)。存储器84a、84b是用于存储和保持数据的设备。
下面以系统控制器85a为例具体说明常规信息处理系统80。
系统控制器85a是用于控制CPU 83、存储器84a与I/O单元82之间的数据传送和接收的设备。
系统控制器85a响应于CPU 83的获取请求从存储器84a获得获取响应数据并将其发送到CPU 83。
例如，如图9所示，系统控制器85a由MAC(存储器存取控制器)96、数据队列(数据队列)87、获取响应数据端口88、多个(在图9所示的情况下为k个，其中k是自然数)端口89-1至89-k和发出控制单元(CPU发送优先级)90构成。
从CPU 83接收到存储器获取请求的系统控制器85a从存储器84a获得获取响应数据。从存储器84a获得的获取响应数据在MAC 86中形成为可由CPU 83处理的分组格式并基于FIFO(先入先出)存储在数据队列87中。只要参与优先级控制的获取响应数据端口88具有空位，就从数据队列87获得获取响应数据并将该数据设置在获取响应数据端口88中。此后，当在发出控制单元90中获得优先级的时间点将设置在获取响应数据端口88中的获取响应数据从获取响应数据端口88发送给CPU 83。
系统控制器85b是用于控制在CPU 83、存储器84b与I/O单元82之间的数据交换的设备。系统控制器85b的结构和操作分别类似于上述系统控制器85a的结构和操作。
然而，在常规信息处理系统80中，从存储器84a获得的所有获取响应数据在被数据队列87获得后都发送给CPU 83。因此，在获取响应数据容量大的情况下，对数据队列87的写操作和读操作花费相当多的时间。
另外，即使在发送给CPU 83的分组数目很小且CPU发送总线具有余量的情况下，也需要获取响应数据准确无误地通过数据队列87。因此，在任何条件下，写入操作和读入操作需要某一长度的时间。
已知获取速度对系统性能具有直接的影响。
因此，获取响应数据经过数据队列87发送给CPU 83使得时延增加并阻碍改进信息处理系统的性能。
时延增加的另一原因是在系统控制器85a中获取响应数据经过的实际路径。
图10是用于说明常规信息处理系统的系统控制器中的获取响应数据路径的示图，并示出了SC芯片上各个部件的布局示例。
例如，如图10所示，常规系统控制器85a使得MAC 86被布置在SC芯片的一端且数据队列87布置在SC芯片的另一端，而发出控制单元90在SC芯片上布置在MAC 86与数据队列87之间。
在图10所示的情况下，从存储器84a获得的获取响应数据在从MAC86传送到数据队列87(参见图10中的标号“C1”)后经过获取响应数据端口88(图10中未示出)传送到发出控制单元90(参见图10中的标号“C2”)。
如上所述，在芯片布局上允许获取响应数据在被数据队列87获得后参与优先级控制的路径(C1+C2)导致长距离路径。沿着该长距离路径传送获取响应数据是增加时延的另一原因，并且阻碍信息处理系统性能的改进。
发明内容
鉴于上述问题构思了本发明，其目的在于以如下方式从主存储单元获得与处理器的获取请求对应的获取响应数据并将其发送给处理器，该方式使得从获取响应数据到达至向处理器传送获取响应数据的时延缩短。
为了实现上述目的，提供一种存储器控制装置，该装置用于从主存储单元获得与处理器的获取请求对应的获取响应数据并将获取响应数据发送给处理器，该装置包括：
存储单元，用于存储从主存储单元获得的获取响应数据；
第一端口，用于在旁路存储单元的同时接收从主存储单元获得的获取响应数据并将所接收的获取响应数据设置在第一端口中；第二端口，其在从主存储单元获得的获取响应数据不能设置在第一端口中的情况下通过存储单元设置获取响应数据；以及
传送控制单元，其执行优先级控制以根据预定优先级向处理器发出设置在第一端口或第二端口中的获取响应数据。
为了达到上述目的，提供一种存储器控制方法，该方法用于获取与处理器的获取请求对应的获取响应数据并将获取响应数据发送给处理器，该方法包括：第一设置步骤，在旁路存储单元的同时接收从主存储单元获得的获取响应数据并且在预定条件下将所接收的获取响应数据设置在第一端口中；第二设置步骤，在从主存储单元获得的获取响应数据在第一设置步骤中不能设置在第一端口中的情况下通过存储单元把获取响应数据设置在第二端口中；以及发送控制步骤，执行优先级控制操作，以根据预定优先级将第一端口或者第二端口中设置的获取响应数据发送到处理器。
为了达到上述目的，提供一种信息处理系统，该系统包括：主存储单元；处理器，其向主存储单元发出获取请求；以及系统控制器，其从主存储单元获得与处理器的获取请求对应的获取响应数据并将获取响应数据传送给处理器；其中该系统控制器包括：存储单元，用于存储从主存储单元获得的获取响应数据；第一端口，用于在旁路存储单元时接收从主存储单元获得的获取响应数据并将所接收的获取响应数据设置在第一端口中；第二端口，其在从主存储单元获得的获取响应数据不能被设置在第一端口中的情况下通过存储单元设置获取响应数据；以及传送控制单元，其执行优先级控制操作以根据预定优先级发出在第一端口或者第二端口中设置的获取响应数据。
以上公开的技术具有至少一个下述效果和优点。
(1)在获取响应数据能够被设置在第一端口中的情况下，可以省略对存储单元的写入操作和读取操作，并且可以将获取响应数据高速传送到传送控制单元。
(2)可以缩短从获取响应数据到达至向处理器传送获取响应数据的时延。
(3)不获取外部信号也能够确定能或不能进行旁路，因此能够高速传送数据。
本发明(实施例)的附加目的和优点将部分地在以下说明中加以阐述，并且根据说明将部分变得清楚或者可以通过实施本发明获悉。本发明的目的和优点将借助所附权利要求中特别指出的单元和组合来实现和达到。
应当理解前文的概述和以下的具体描述仅为举例和说明，而不限制要求保护的本发明。
附图说明
图1是示意性示出根据本发明实施例的信息处理系统的结构示例的框图；
图2是示意性示出根据本发明实施例的信息处理系统的系统控制器的结构示例的框图；
图3是用于说明根据本发明实施例的信息处理系统的系统控制器中数据队列通过电路的获取响应路径的示图；
图4是用于说明根据本发明实施例的信息处理系统的系统控制器中数据队列旁路电路的获取响应路径的示图；
图5是用于说明根据本发明实施例的信息处理系统的分段发送单元的功能的示图；
图6是用于说明根据本发明实施例的信息处理系统的连续发送单元的功能的示图；
图7是示出在根据本发明实施例的信息处理系统中将获取响应数据从存储器传送到CPU的步骤的流程图；
图8是示意性示出常规信息处理系统的系统板的结构示例的框图；
图9是示出常规信息处理系统的系统控制器的结构示例的框图；以及
图10是用于说明常规信息处理系统的系统控制器中的获取响应路径的示图。
具体实施方式
在下文中将参照附图说明本发明的实施例。
[1]本发明的实施例
图1是示意性示出根据本发明实施例的信息处理系统10的结构示例的框图。
根据本发明实施例的信息处理系统10包括由集成电路构成的系统板11，如图1所示，该集成电路上布置有I/O(输入/输出：IO)单元(外部输入/输出控制器)12、CPU(中央处理单元：处理器)13、多个(在图1所示情况下为两个)存储器(主存储单元)14a、14b和多个(在图1所示情况下为两个)系统控制器(SC：存储器控制单元；系统芯片)15a、15b。
I/O单元12是用于控制向系统板11外部的设备发送信号和从其接收信号的设备。该I/O单元12通过系统控制器15a把从外部源接收的数据传送到CPU 13。根据该实施例，分组数据(分组)被用作向外部设备发送和从外部设备接收的数据。
CPU 13是用于使用从系统控制器15a、15b接收的数据进行各种算术运算的设备。该CPU 13向系统控制器15a、15b发出从随后描述的存储器14a、14b获取数据的获取请求并且从系统控制器15a、15b接收与获取请求对应的获取响应数据。根据该实施例，与上述数据类似的分组数据(分组：响应分组数据)被用作获取响应数据。
存储器14a、14b是用于存储和保持数据的设备。根据该实施例，存储器14a、14b中存储有与从CPU 13发出的获取请求对应的获取响应数据。
在下文中以系统控制器15a为例具体说明根据本发明实施例的信息处理系统10和存储器控制方法。
图2是示出了根据本发明实施例的信息处理系统10中系统控制器15a的结构示例的框图。图3是用于说明系统控制器15a中数据队列通过电路A的获取响应路径的示图，并且示出了SC芯片上的各部件的布局示例。图4用于说明系统控制器15a中数据队列旁路电路B的获取响应路径的示图，并且示出了SC芯片上的各部件的布局示例。
系统控制器15a是用于控制在CPU 13、存储器14a与I/O单元12之间传送和接收数据(交换数据)的设备。
系统控制器15a从存储器14a获得与CPU 13的获取请求对应的获取响应数据并且将获取响应数据传送到CPU 13。
例如，如图2所示，系统控制器15a包括存储器存取控制器(MAC)16、传送控制单元17、第一端口(旁路侧端口)18、数据队列(DATA Q：存储单元)19、第二端口20、多个(在图2所示情况下为n；n为自然数)端口21-1至21-n和发出控制单元(CPU发送优先级)22。
例如，如图3和图4所示，在系统控制器15a中，MAC 16布置在SC芯片上的一端而数据队列19布置在SC芯片上的另一端。发出控制单元(CPU发送分组优先级)22布置在SC芯片上MAC 16与数据队列19之间。
假设大量的获取响应数据可能在短时间内到达系统控制器15a，在系统控制器15a中数据队列通过电路A和数据队列旁路电路(旁路电路)B相互并联设置。
在数据队列通过电路A中，发出控制电路22按数据队列19、第二端口20和发出控制单元22的顺序串联连接到数据队列19、第二端口20和发出控制单元22。
在图3所示的情况下，在数据队列通过电路A中，从存储器14a获得的获取响应数据通过传送控制单元17从MAC 16传送到数据队列19(参见图3中的标号“A1”)，此后获取响应数据通过第二端口20从数据队列19传送到发出控制单元22(参见图3中的标号“A2”)。
另一方面，在数据队列旁路电路B中，发出控制单元22按第一端口18和发出控制单元22的顺序串联连接到第一端口18和发出控制单元22。
在图4所示的情况下，在数据队列旁路电路B中，从存储器14a获得的获取响应数据通过传送控制单元17和第一端口18从MAC 16传送到发出控制单元22(参见图4中的标号“B1”)。具体而言，在数据队列旁路电路B中，从存储器14a获得的获取响应数据传送到读出控制单元22，同时将数据队列19旁路。
MAC 16是用于将从存储器14a接收(获得)的获取响应数据形成为CPU 13可处理的分组格式的设备。
例如，在来自存储器14a的获取响应数据到达时，MAC 16将该获取响应数据从在存储器14a中至此处理的分组格式形成为可由CPU 13处理的分组格式。根据该实施例，在存储器14a中至此处理的分组格式表示为“(头+16τ)×1组”。另一方面，可以在CPU 13中处理的分组格式表示为“(头+8τ)×2组”。τ是表示时钟数目的单位而头是1τ。具体而言，MAC16将获取响应数据从17τ的分组格式形成为18τ的分组格式。MAC16还使用已知方法将除了17τ的分组格式外的获取响应数据形成为预定分组格式(例如6τ的分组格式)。
传送控制单元17控制从MAC 16接收的获取响应数据的传送，即控制将获取响应数据传送到第一端口18和数据队列19。
例如，在从存储器14a获得的获取响应数据是特定类型数据的情况下，传送控制单元17将具体获取响应数据传送(分发)到数据队列19和第一端口18两者。
特定类型数据被限定为应旁路数据队列19的数据。根据该实施例，传送控制单元17将形成为18τ分组格式的获取响应数据确定为特定类型数据。基于获取响应数据中包括的头(第1τ个分组)的长度信息确定给定的分组格式是否为18T分组格式。结果，确认要旁路数据队列19的获取响应数据。
在从存储器14a获得的获取响应数据不是特定类型的情况下，传送控制单元17不将具体获取响应数据传送到第一端口18，而是仅传送到数据队列19。除特定类型数据外的数据被限定为形成为除18τ外的分组格式的获取响应数据，例如形成为6τ分组格式的获取响应数据。
第一端口18用于使得从传送控制单元17接收的获取响应数据(在下文中有时称为第一获取响应数据)参与随后描述的发出控制单元22中的优先级控制。优先级控制在随后具体说明。
该第一端口18由其中可以设置获取响应数据的多个(在图2所示的情况下为四个)设置区构成。所述多个设置区各自被配置成允许18τ的数据被设置。
在所述多个设置区中具有空设置区(在下文中有时称为自由空间)可用的情况下，第一端口18确定可以旁路数据队列19，从而从传送控制单元17接收的获取响应数据被设置在具体空设置区中。一旦获取响应数据被设置在空设置区中，其就参与到优先级控制中了。
因此，在旁路随后描述的数据队列19的同时，第一端口18接收从存储器14a获得的获取响应数据，并在预定条件下将接收到的获取响应数据设置在自由空间中。结果，可以确认在数据队列旁路电路B一侧的第一端口18的状态。
此外，第一端口18还用作取消单元，该取消单元使得从传送控制单元17传送到数据队列19的获取响应数据(在下文中有时称为第二获取响应数据)在从传送控制单元17接收到的第一获取响应数据设置在第一端口18中的情况下被丢弃。
具体而言，一旦从传送控制单元17接收的第一获取响应数据被设置在第一端口18的自由空间中，取消单元就确定可以旁路数据队列19，并且对第二获取响应数据输出(传送)取消信号。该取消信号用于使传送到数据队列19的第二获取响应数据无效，其中，根据该实施例，该取消信号为一位Hi(高)信号。
在第二获取响应数据被数据队列19接收前，对第二获取响应数据输入(施加)从取消单元输出的取消信号。在从传送控制单元17同时传送第一获取响应数据和第二获取响应数据的情况下，从第一获取响应数据被设置在第一端口18的自由空间中到对第二获取响应数据输入取消信号，时序是固定的。因此，在连接传送控制单元17和数据队列19的信号路径上的固定位置对第二获取响应数据输入从取消单元输出的取消信号。
一旦对第二获取响应数据输入取消信号，其表示有效或无效状态的标志(有效位)从有效状态变为无效状态。任何各种已知方法都可以用来通过取消信号将获取响应数据从有效状态变为无效状态。
因此，在根据该实施例的系统控制器15a中，特定类型获取响应数据同时向数据队列通过电路A和数据队列旁路电路B传送，以增加获取响应数据的传送速度。此后，一旦针对第一获取响应数据建立数据队列19的旁路，系统控制器15a使数据队列通过电路A一侧的第二获取响应数据无效。
另一方面，当没有空设置区时，第一端口18丢弃从传送控制单元17接收的获取响应数据，不将其设置在多个设置区中的任何设置区中。具体而言，只要待传送到CPU 13的获取响应数据占用所有设置区，数据队列旁路电路B一侧的第一端口18就丢弃从传送控制单元17接收的获取响应数据，不输出取消信号。丢弃获取响应数据包括拒绝接收获取响应数据以及积极接收并丢弃获取响应数据。
数据队列19用于在预定条件下存储(积累)从传送控制单元17传送的获取响应数据。例如，该数据队列19通过顺序写入从传送控制单元17传送的获取响应数据进行积累。每当在随后描述的第二端口20中产生自由空间时，数据队列19通过基于FIFO(先入先出)读取所积累的获取响应数据将获取响应数据顺序传送到随后描述的第二端口20。
此外，数据队列19在接收到被取消信号无效的获取响应数据时丢弃无效的获取响应数据，不写入无效的获取响应数据(或者通过停止写入操作)。丢弃获取响应数据包括拒绝接收获取响应数据以及积极接收并丢弃获取响应数据。因此，在从存储器14a获得的获取响应数据不能被设置在第一端口18中的情况下，考虑数据队列19来存储具体获取响应数据。换言之，考虑数据队列19来存储从传送控制单元17传送的除特定类型外的获取响应数据。
第二端口20用于使得从数据队列19接收的获取响应数据参与随后描述的发出控制单元22中的优先级控制。优先级控制也在随后具体描述。
第二端口20由其中可以设置获取响应数据的多个(在图2所示的情况下为两个)设置区构成。所述多个设置区各自用于在其中设置18T的数据。
每当在所述多个设置区的任一个设置区中产生空设置区时，第二端口20就读取数据队列19中积累的获取响应数据并且将这样读取的获取响应数据设置在空设置区中。具体而言，在第一获取响应数据不能设置在第一端口18中的情况下，第二端口20通过数据队列19设置第二获取响应数据。第二端口20也通过数据队列19设置从传送控制单元17向其传送的除特定类型外的获取响应数据。一旦获取响应数据被设置在空设置区中，其就参与到优先级控制中。
多个端口21-1至21-n各自用于使得从除存储器14a外的设备(例如I/O单元12或者系统控制器15b；参见图1)接收的数据参与随后描述的发出控制单元22中的优先级控制。优先级控制在随后还将具体描述。
多个端口21-1至21-n各自由其中可以设置寻址到CPU的各个分组的设置区构成。
每当在多个端口21-1至21-n的每个端口中有空设置区可用时，从除存储器14a外的其它设备接收的数据被设置在具体空设置区中。一旦该数据被设置在空设置区中，其就参与到优先级控制中。
发出控制单元22用于执行针对在第一端口18、第二端口20和多个端口21-1至21-n中设置的数据的策略控制。
现在，将优先级控制限定为以下操作，在该操作中，使得设置在端口18、20、21-1至21-n的每一个端口中的数据根据为各端口预先指定的优先级获得优先权，并且以优先权获得的顺序向CPU 13发出已经获得具体优先权的数据(CPU发送总线的优先级控制)。
根据该实施例，高优先级赋给第一端口18。另外，根据该实施例，在第一端口18通过获得CPU发送总线的优先权传送获取响应数据的情况下，发出控制单元22使用18τ的CPU发送总线。而且，根据该实施例，在第一端口18和第二端口20均参与优先级控制的情况下，发出控制单元22基于LRU(最近最少使用)交替给予第一端口18和第二端口20优先。这是为了防止端口之一中设置的获取响应数据变得不能被获得。
因此，在旁路数据队列19的同时，发出控制单元22仅将优先级高的指定(18τ)获取响应数据以短距离传送给CPU 13。另外，在第一端口18的设置区饱和的情况下，发出控制单元22经过数据队列19向CPU 13传送获取响应数据。具体而言，根据发出控制单元22的拥塞程度，选择数据队列通过电路A或者数据队列旁路电路B来传送获取响应数据。
在传送控制单元17向数据队列19和第一端口18传送获取响应数据的情况下，发出控制单元22对第一端口18中设置的第一获取响应数据和第二端口20中设置的第二获取响应数据执行优先级控制。
在大量分组在短时间内到达系统控制器15a的情况下，向CPU 13传送数据花费相当多的时间。根据该实施例，使用数据队列旁路电路B在最短的时间内使得领先的数个分组参与优先级控制，从而可以为后续分组创造用于写入和读取数据队列19的时间余量。结果，通过数据队列旁路电路B以所需的最小端口封装容量缩短了时延。
另外，发出控制单元22根据第一端口18的状态(业务量或者拥塞程度)在分段模式(可插入其它分组)与连续模式(高速分组占用)之间自治地(动态地)切换获取响应数据向CPU 13的传送。具体而言，发出控制单元22被用作分段发送单元23、连续发送单元24和切换单元25。
图5是用于说明根据本发明实施例的信息处理系统10中分段发送单元23的功能的示图。图6是用于说明连续发送单元24的功能的示图。
在分段发送单元23中，第一端口18中设置的获取响应数据被优先级更高的数据中断，并且通过这样划分特定获取响应数据，执行到CPU 13的分段模式传送。根据该实施例，优先级比获取响应数据高的数据例如是响应分组(1τ)或没有数据的指令。
在图5所示的情况下，分段发送单元23向CPU 13发出由18τ构成的获取响应数据，而在该18τ的获取响应数据(参见图5中所示“获取响应-0”至“获取响应-17”)中允许有优先级比获取响应数据高的其它数据(参见图5中所示在“获取响应-2”与“获取响应-3”之间的“其它分组”和在“获取响应-6”与“获取响应-7”之间的“其它分组”)。从传送获取响应数据的第一分组到最后的“分组传送”所需的时钟数目为18τ+α(α：允许进入的分组数目)。
连续发送单元24执行连续模式操作，在该操作中，第一端口18中设置的获取响应数据被作为连续数据块发送到CPU 13。
在图6所示的情况下，连续发送单元24抑制允许除获取响应数据外的其它数据进入的操作，并连续传送18τ的获取响应数据(参见图6中所示“获取响应-0”至“获取响应-17”)。因此，传送获取响应数据的第一分组至最后分组所需的时钟数目总是为18τ。
切换单元25用于根据第一端口18的主要状态有选择地切换分段发送单元23和连续发送单元24。具体而言，切换单元25动态切换向CPU总线传送的优先级(传送模式切换)。切换单元25例如通过与(AND)电路(未示出)连接到第一端口18的所有设置区。
在第一端口18中包括的任何设置区中都没有设置待获取数据的情况下，从与电路输出Lo(低)信号。在接收到从与电路输入的Lo信号时，切换单元25确定第一端口18未拥塞，并切换到分段发送单元23以免过多存储优先级高于获取响应数据的其它数据。
另一方面，在第一端口18的所有设置区中都设置了待获取数据的情况下，从与电路输出Hi信号。在接收到从与电路向其输入的Hi信号时，切换电路25确定第一端口18拥塞，并切换到连续发送单元24以优先传送特定数据到CPU 13。结果，防止待获取的数据过多存储在第一端口18中，由此体现旁路数据队列19的更好的效果。
在具有如上所述结构的根据本发明实施例的信息处理系统10中，将获取响应数据从存储器14a发送到CPU 13的过程在下文中参照图7所示的流程图(步骤S11至S25)予以说明。
首先，在从CPU 13发出获取请求时，存储器14a传送获取响应数据(步骤S11)。
接着，MAC 16接收从存储器14a传送的获取响应数据(步骤S12)。然后，MAC 16将接收的获取响应数据从至此在存储器14a中处理的分组格式形成为可以在CPU 13中处理的分组格式(步骤S13)。
传送控制单元17基于获取响应数据中包含的头长度信息确定从MAC 16传送的获取响应数据是否为特定类型。传送控制单元17在确定获取响应数据为特定类型时将具体获取响应数据传送到数据队列19和第一端口18两者(传送控制步骤)。
在第一端口18中有空设置区时第一端口18旁路成功(参见步骤S14中的“是”路线)。于是，第一端口18在具体空设置区(PT组)中设置从传送控制单元17接收的获取响应数据(步骤S15；第一设置步骤)。第一端口18中设置的获取响应数据继续被设置在第一端口18中，直到在发出控制单元22中获得优先权(参见步骤S16中的“否”路线)。
另外，一旦第一获取响应数据被设置在第一端口18中，第一端口18就对第二获取响应数据输出取消信号以丢弃从传送控制单元17传送到数据队列19的第二获取响应数据(参见图7中的“数据队列侧取消”；还参见“取消步骤”)。
发出控制单元22针对第一端口18中设置的获取响应数据执行优先级控制(发送控制步骤)。一旦第一端口18中设置的获取响应数据获得优先权(参见步骤S16中的“是”路线)，发出控制单元22就获取具体的获取响应数据。
切换单元25确认第一端口18的状态(PT拥塞)(步骤S17)。在第一端口18的任何设置区中都没有设置待获取数据的情况下，切换单元25确定第一端口18未拥塞，并切换到分段发送单元23(参见步骤S17中的“否”路线；切换步骤)。分段发送单元23将第一端口18中设置的18τ的获取响应数据分段，并在具体获取响应数据中允许有优先级更高的分组的情况下，将获取响应数据发送到CPU 13(步骤S18；分段发送步骤)。CPU13接收从分段发送单元23发送的获取响应数据(步骤S19)并且结束处理。
另一方面，在第一端口18的所有设置区中都设置待获取数据的情况下，切换单元25确定第一端口18拥塞并切换到连续发送单元24(参见步骤S17中的“是”路线；切换步骤)。连续发送单元24抑制允许除获取响应数据外的数据进入的操作，并且向CPU 13连续发送第一端口18中设置的18τ的获取响应数据(步骤S20；连续发送步骤)。CPU 13接收从连续发送单元24发送的获取响应数据(步骤S19)以由此结束处理。
另外，传送控制单元17在确定获取响应数据不是特定类型时仅向数据队列19传送获取响应数据。另一方面，在当第一端口中没有空设置区时获取响应数据为特定类型的情况下，从传送控制单元17传送的获取响应数据到达数据队列19，没有从第一端口18输入的取消信号。
这些情况表明不能旁路数据队列19(参见步骤S14中的“否”路线)，而数据队列19通过写入从传送控制单元17传送的获取响应数据进行积累(步骤S21)。
获取响应数据继续存储到数据队列19中，直至在第二端口20中产生空设置区(即直至传送命令来临)(参见步骤S22中的“否”路线)。
第二端口20在产生其空设置区时(参见步骤S22中的“是”路线)基于FIFO读取数据队列19中积累的获取响应数据并将其设置在空设置区中(步骤S24；第二设置步骤)。第二端口20中设置的获取响应数据被保持设置在第二端口20中，直至获得优先权(参见步骤S25中的“否”路线)。
发出控制单元22为第二端口20中设置的获取响应数据进行优先级控制(发送控制步骤)。一旦第二端口20中设置的获取响应数据获得优先权(参见步骤S25中的“是”路线)，发出控制单元22就获得获取响应数据。
发出控制单元22向CPU 13发出所获得的获取响应数据，而CPU 13接收从发出控制单元22发送的获取响应数据(步骤S19)以由此结束处理。
以上主要参照系统控制器15a说明根据本发明实施例的存储器控制方法(信息处理系统10的操作)。系统控制器15b是用于控制CPU 13、存储器14b与I/O单元12之间的数据传送和接收的设备。系统控制器15b的结构和操作均类似于上述系统控制器15a的结构和操作。
如上所述，在根据本发明实施例的信息处理系统10中，只要当从存储器14a、14b返回与来自CPU 13的获取请求对应的获取响应数据时在数据队列旁路电路B的第一端口18中有空设置区可用，获取响应数据就直接设置在第一端口18中而不经过数据队列19。于是，获取响应数据一旦设置在第一端口18中就参与到优先级控制中。另一方面，当在数据队列旁路电路B的第一端口18中没有空设置区时，获取响应数据在像常规路径那样被数据队列19临时获得之后被设置在第二端口20中。于是，获取响应数据一旦设置在第二端口20中就参与到优先级控制中。
因此，获取响应数据一旦设置在第一端口18中就可以被快速传送到发出控制单元22，无需对数据队列19的写入和读取操作。因此，可以缩短从获取响应数据到达系统控制器15a、15b至向CPU 13传送获取响应数据的时延。
此外，就芯片布局而言，获取响应数据可以被快速传送到发出控制单元22，并可以通过设置不经过数据队列19的短距离路径来参与优先级控制(参见图4中的标号“B1”)。因此，能够缩短从获取响应数据到达系统控制器15a、15b至向CPU 13传送获取响应数据的时延。
根据添加了数据队列旁路电路B的实施例，与经过数据队列19的常规传送路径相比可以将时延改善14τ。这把从CPU 13发出获取请求的时间点至CPU 13接收获取响应数据的时间点的总时延缩短约10％以上。
此外，通过在从传送控制单元17接收的第一获取响应数据被设置在第一端口18中的情况下取消单元丢弃从传送控制单元17传送到数据队列19的第二获取响应数据，提高了向CPU13发送获取响应数据的可靠性。
而且，不获取外部信号也能够确定能或不能进行旁路操作，因此从时延的观点来看能够以最高速率(高速)传送数据。
此外，切换单元25在确定第一端口18拥塞时切换到连续发送单元24，由此有助于传送第一端口18中过多存储的获取响应数据。结果，第一端口18不容易拥塞，并增加数据队列19的成功旁路的概率(成功概率)。
[2]其它
本发明不限于上述各实施例，并且在不脱离其精神的情况下能够以各种修改实施。
例如，以上参照其中集成电路形成在系统板11上的情况对各实施例进行了描述。然而，本发明不限于这样的结构并且可以适用于使用队列来传送分组的任何电路。
此外，根据上述各实施例，以系统控制器15a为例进行说明，其中，MAC 16布置于在SC芯片上的一端而数据队列19布置在SC芯片上的另一端，发出控制单元22介于MAC 16与数据队列19之间。然而，本发明不限于这样的结构，并且SC芯片上的布局可以任意改变。
而且，上述各实施例涉及如下情况，在该情况下，使用“(头+16τ)×1组”作为可由存储器14a处理的分组格式而使用“(头+8τ)×2组”作为可由CPU 13处理的分组格式。然而，本发明不限于该配置，并且根据具体情况可以使用存储器14a或者CPU 13可以处理的任意分组格式。
此外，根据该实施例，在从存储器14a获得的获取响应数据为特定类型的情况下，传送控制单元17向随后描述的数据队列19和第一端口18两者发送获取响应数据。然而，本发明不限于该配置，并且无论从存储器14a获得的获取响应数据的类型如何，获取响应数据可以被传送到随后描述的数据队列19和第一端口18两者。
而且，上述各实施例代表如下情况，在该情况下，以18τ的分组格式形成的获取响应数据用作特定类型数据。本发明不限于该配置，并且以任意分组格式形成的获取响应数据可以用作特定类型数据。
而且，根据上述各实施例，第一端口18具有四个设置区而第二端口20具有两个设置区。本发明不限于该情况，并且第一端口18可以具有任何数目的设置区，而第二端口20也可以具有任何数目的设置区。
上文参照其中使用一位Hi信号作为取消信号的情况描述各实施例。本发明不限于这样的情况，并且可以等效使用能够使传送到数据队列19的第二获取响应数据无效的任何各种已知信号。
而且，本发明不限于其中数据队列19上的获取响应数据基于FIFO被传送到第二端口20的上述各实施例。相反，可以使用除FIFO外的各种已知方法。
这里记载的所有示例和条件语言旨在于教导目的以帮助读者理解本发明的原理和发明人为促进本领域而贡献的构思，并且应理解为不限于这样具体记载的示例和条件，而且这样的示例在说明书中的组织也不涉及表示本发明的优劣。尽管具体描述了本发明的实施例，但是应当理解在不脱离本发明的精神和范围的情况下可以进行各种变化、替换和更改。

Claims (18)

1.一种存储器控制装置，用于从主存储单元(14a，14b)获得与处理器的获取请求对应的获取响应数据并将所述获取响应数据发出到所述处理器，所述装置包括：
存储单元(19)，用于存储从所述主存储单元(14a，14b)获得的所述获取响应数据；
第一端口(18)，用于在旁路所述存储单元(19)的同时接收从所述主存储单元(14a，14b)获得的所述获取响应数据并将所接收的获取响应数据设置在所述第一端口中；
第二端口(20)，其在从所述主存储单元(14a，14b)获得的所述获取响应数据不能被设置在所述第一端口(18)中的情况下通过所述存储单元(19)将所述获取响应数据设置在所述第二端口中；以及
发出控制单元(22)，其执行优先级控制以根据预定优先级向所述处理器发出设置在所述第一端口(18)或所述第二端口(20)中的所述获取响应数据。
2.根据权利要求1所述的存储器控制装置，
其中所述第一端口(18)在存在能够设置所述获取响应数据的自由空间时将所接收的获取响应数据设置在所述自由空间中。
3.根据权利要求2所述的存储器控制装置，
其中所述第一端口(18)在不存在自由空间时丢弃所接收的获取响应数据。
4.根据权利要求1至3中任一权利要求所述的存储器控制装置，包括：
传送控制单元(17)，其在从所述主存储单元(14a，14b)获得的所述获取响应数据是特定数据的情况下向所述存储单元(19)和所述第一端口(18)传送所述获取响应数据；以及
取消单元，其在从所述传送控制单元(17)传送的第一获取响应数据被设置在所述第一端口(18)中的情况下，使得从所述传送控制单元(17)传送到所述存储单元(19)的第二获取响应数据被丢弃。
5.根据权利要求4所述的存储器控制装置，
其中在从所述主存储单元(14a，14b)获得的所述获取响应数据是除特定数据外的数据的情况下，所述传送控制单元(17)向所述存储单元(19)传送所述获取响应数据；以及
所述第二端口(20)通过所述存储单元(19)设置从所述传送控制单元(17)传送的除所述特定数据外的所述获取响应数据。
6.根据权利要求1至3中任一权利要求所述的存储器控制装置，
其中所述发出控制单元(22)包括：
分段发送单元(23)，其将所述第一端口(18)中设置的所述获取响应数据分段，允许除所述获取响应数据外的其它数据根据优先级被插入到所述获取响应数据中并且向所述处理器发出所述获取响应数据和其它数据；
连续发送单元(24)，其向所述处理器连续发出所述第一端口(18)中设置的所述获取响应数据；以及
切换单元(25)，其根据所述第一端口(18)的状态在所述分段发送单元(23)与所述连续发送单元(24)之间有选择地切换。
7.一种存储器控制方法，用于从主存储单元(14a，14b)获得与处理器的获取请求对应的获取响应数据并且将所述获取响应数据发送到所述处理器，所述方法包括：
第一设置步骤，在旁路存储单元(19)的同时接收从所述主存储单元(14a，14b)获得的所述获取响应数据并且在预定条件下将所接收的获取响应数据设置在第一端口(18)中；
第二设置步骤，在从所述主存储单元(14a，14b)获得的所述获取响应数据在所述第一设置步骤中不能设置在所述第一端口(18)中的情况下通过所述存储单元(19)把所述获取响应数据设置在第二端口(20)中；以及
发送控制步骤，执行优先级控制以根据预定优先级将所述第一端口(18)或者所述第二端口(20)中设置的所述获取响应数据发出到所述处理器。
8.根据权利要求7所述的存储器控制方法，
其中所述第一设置步骤包括：在所述第一端口(18)中存在能够设置所述获取响应数据的自由空间的条件下，将所接收的获取响应数据设置在所述自由空间中。
9.根据权利要求8所述的存储器控制方法，
其中所述第一设置步骤包括当在所述第一端口(18)中没有所述自由空间时丢弃所接收的获取响应数据。
10.根据权利要求7至9中任一权利要求所述的存储器控制方法，包括：
传送控制步骤，在从所述主存储单元(14a，14b)获得的所述获取响应数据是特定数据的情况下将所述获取响应数据传送到所述存储单元(19)和所述第一端口(18)；以及
取消步骤，当在所述传送控制步骤中传送的第一获取响应数据被设置在所述第一端口(18)中的情况下，使得在所述发送控制步骤中传送到所述存储单元(19)的第二获取响应数据被丢弃。
11.根据权利要求10所述的存储器控制方法，
其中所述传送控制步骤包括：在从所述主存储单元(14a，14b)获得的所述获取响应数据是除所述特定数据外的数据的情况下将所述获取响应数据传送到所述存储单元(19)；以及
所述第二设置步骤包括：通过所述存储单元(19)在所述第二端口(20)中设置在所述传送控制步骤中传送的除所述特定数据外的所述获取响应数据。
12.根据权利要求7至9中任一权利要求所述的存储器控制方法，
其中所述发送控制步骤包括：
分段发送步骤，将所述第一端口(18)中设置的所述获取响应数据分段，允许除所述获取响应数据外的其它数据根据所述优先级被插入到所述获取响应数据中并向所述处理器发出所述获取响应数据和所述其它数据；
连续发送步骤，向所述处理器连续传送所述第一端口(18)中设置的所述获取响应数据；以及
切换步骤，根据所述第一端口(18)的状态在所述分段发送步骤与所述连续发送步骤之间有选择地切换。
13.一种信息处理系统，包括：
主存储单元(14a，14b)；
处理器，其向所述主存储单元(14a，14b)中的任一个发出获取请求；以及
系统控制器，其从所述主存储单元(14a，14b)获得与所述处理器的所述获取请求对应的获取响应数据并且向所述处理器发送所述获取响应数据；
其中所述系统控制器包括：
存储单元(19)，用于存储从所述主存储单元(14a，14b)获得的所述获取响应数据；
第一端口(18)，用于在旁路所述存储单元(19)的同时，接收从所述主存储单元(14a，14b)获得的所述获取响应数据并将所接收的获取响应数据设置在所述第一端口中；
第二端口(20)，其在从所述主存储单元(14a，14b)获得的所述获取响应数据不能被设置在所述第一端口(18)中的情况下通过所述存储单元(19)设置所述获取响应数据；以及
发出控制单元(22)，其执行优先级控制以根据预定优先级向所述处理器发出在所述在第一端口(18)或所述第二端口(20)中设置的所述获取响应数据。
14.根据权利要求13所述的信息处理系统，
其中所述第一端口(18)在存在能够设置所述获取响应数据的自由空间时将所接收的获取响应数据设置在所述自由空间中。
15.根据权利要求14所述的信息处理系统，
其中所述第一端口(18)在不存在自由空间时丢弃所接收的获取响应数据。
16.根据权利要求13至15中任一权利要求所述的信息处理系统，包括：
传送控制单元(17)，其在从所述主存储单元(14a，14b)获得的所述获取响应数据是特定数据的情况下向所述存储单元(19)和所述第一端口(18)传送所述获取响应数据；以及
取消单元，其在从所述传送控制单元(17)传送的第一获取响应数据被设置在所述第一端口(18)中的情况下，使得从所述传送控制单元(17)传送到所述存储单元(19)的第二获取响应数据被丢弃。
17.根据权利要求16所述的信息处理系统，
其中在从所述主存储单元(14a，14b)获得的所述获取响应数据是除所述特定数据外的数据的情况下，所述传送控制单元(17)向所述存储单元(19)传送所述获取响应数据；以及
所述第二端口(20)通过所述存储单元(19)设置从所述传送控制单元(17)传送的除所述特定数据外的所述获取响应数据。
18.根据权利要求13至15中任一权利要求所述的信息处理系统，
其中所述发出控制单元(22)包括：
分段发送单元(23)，其将所述第一端口(18)中设置的所述获取响应数据分段，允许除所述获取响应数据外的其它数据根据优先级被插入到所述获取响应数据中并且向所述处理器发出所述获取响应数据和其它数据；
连续发送单元(24)，其向所述处理器连续发出所述第一端口(18)中设置的所述获取响应数据；以及
切换单元(25)，其根据所述第一端口(18)的状态在所述分段发送单元(23)与所述连续发送单元(24)之间有选择地切换。
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