CN101527919A - 一种联合检测中匹配滤波的方法及装置 - Google Patents

Abstract

本发明公开了一种联合检测中匹配滤波的方法及装置，匹配滤波装置计算各个虚拟扩频单元的各个符号的匹配滤波数据时，将匹配滤波矩阵数据与天线数据间的复数运算分解为四个实数运算，在四组运算子单元上并行进行，每组运算子单元包含的运算子单元个数与天线个数相同，在计算一个符号的匹配滤波数据时，组内的每一运算子单元先完成本天线对应的多个复数乘积累加运算分解到本组中的实数乘积累加运算，然后将组内各个运算子单元的运算结果进行累加，最后将四个累加和中两个相加，两个相减得到该符号匹配滤波数据的实部和虚部。本发明装置采用结构简单的通用的低成本电路器件实现，为匹配滤波算法提供了一种硬件实现方法。

Description

一种联合检测中匹配滤波的方法及装置

技术领域

本发明涉及集成电路设计领域、FPGA(Field-Programmable Gate Array，现场可编程门阵列)设计领域和无线通信领域，尤其涉及用于TD-SCDMA(Time Division-Synchronous Code Division Multiple Access，时分同步码分多址)系统的联合检测中匹配滤波的方法及装置。

背景技术

TD-SCDMA系统的基带处理中，联合检测技术是在结合了多用户及多天线检测技术基础上提出的。经过信道估计后的经VRU(虚拟扩频单元)映射的冲激响应数据以及天线数据经各模块运算处理输出解扰、解扩和解调后的符号级数据，输入联合检测系统，通过DSP进行符号级处理。采用该技术能够有效地减弱或消除多址干扰、多径干扰、码间干扰和远近效应，能够简化功率控制，降低功率控制精度，弥补正交扩频码互相关性不理想所带来的消极影响，从而改善系统性能、提高系统容量、增大小区的覆盖范围，是TD-SCDMA基带处理中不可缺少的关键技术之一。

如图1所示，联合检测系统包括B矩阵生成模块，Rn矩阵求逆模块，AR矩阵生成模块，ARA矩阵生成模块，匹配滤波模块，Cholesky分解模块，前向方程组求解模块和后向方程组求解模块，其中B矩阵生成模块用于生成系统矩阵A，Rn矩阵求逆模块用于对空间噪声互相关矩阵Rn进行求逆运算产生Rn^-1，AR矩阵产生模块用于对系统矩阵A和Rn^-1进行矩阵乘法运算产生A^H·Rn^-1并发送至匹配滤波模块，匹配滤波模块根据干扰消除后的接收天线数据Refine_E1^ka(0:351+W_FL-1)和Refine_E2^ka(0:351+W_FL-1)及AR矩阵生成模块生成的SJ_b1_ARG_data(即A^H·Rn^-1)对各个处于激活状态的天线上的接收数据分别进行匹配滤波，并对各滤波结果进行最大比合并MRC(Maximum Ratio Combining)(如图2中所示M＝A^H·Rn^-1·e，对A^H·Rn^-1进行与e矩阵的乘法)，将符号级的滤波结果发送至前向方程组求解模块进行进一步处理。

因为TD-SCDMA的子帧结构中，一个时隙依次包括数据符号1、中间码、数据符号2，天线数据包括两部分：Refine_E1^ka(0:351+W_FL-1)和Refine_E2^ka(0:351+W_FL-1)，其中Re fine_E1^ka(0:351+W_FL-1)是指一个时隙内数据符号1的数据，Re fine_E2^ka(0:351+W_FL-1)是指同一时隙内数据符号2的数据。

匹配滤波模块处理方法如以下式一所示：

for k_VRU＝0:K_VRU-1

{

for m＝0:21

{

${\mathrm{SJ}\_\mathrm{MA}1}_{k_{\mathrm{VRU}}}\left(m\right)=\underset{\mathrm{ka}=0}{\overset{\mathrm{Ka}-1}{\mathrm{\Σ}}}\underset{l=0}{\overset{W_{\mathrm{FL}}+Q-2}{\mathrm{\Σ}}}{\mathrm{SJ}\_b1\_\mathrm{ARG}\_\mathrm{data}}_{k_{\mathrm{VRU}}}^{\mathrm{ka}}\left(l\right)\·{\mathrm{refine}\_E1}^{\mathrm{ka}}(16\·m+l)$

${\mathrm{SJ}\_\mathrm{MA}2}_{k_{\mathrm{VRU}}}\left(m\right)=\underset{\mathrm{ka}=0}{\overset{\mathrm{Ka}-1}{\mathrm{\Σ}}}\underset{l=0}{\overset{W_{\mathrm{FL}}+Q-2}{\mathrm{\Σ}}}{\mathrm{SJ}\_b1\_\mathrm{ARG}\_\mathrm{data}}_{k_{\mathrm{VRU}}}^{\mathrm{ka}}\left(l\right)\·{\mathrm{refine}\_E2}^{\mathrm{ka}}(16\·m+l)$

  }

}

其中，K_VRU为虚拟扩频单元的个数，m为扩频因子取值为16时的符号数(最大值为352/16＝22)；K_a为激活天线的个数，W_FL为信道估计窗长(取值为16)，Q为扩频因子(取值为16)，

为匹配滤波输出的滤波结果，对应于一个时隙的数据符号1部分和数据符号2部分。

的值定点表示为Q(32，31)即所占用的32位中包含1个整数位，31个小数位。如果计算出

的值没有和ARA矩阵生成模块的因子BudmAraScale-2对应的符号对齐，那么要对

的值进行左移或右移BudmAraScale-2的操作，以便在后续的模块中和ARA数据定标相同。

基于VRU的数据流

与基于时隙结构的数据流SJ_MA1、SJ_MA2的对应关系为：

for m＝0:21

{

for k_VRU＝0:K_VRU-1

{

$\mathrm{SJ}\_\mathrm{MA}1(m*16+k_{\mathrm{VRU}})={\mathrm{SJ}\_\mathrm{MA}1}_{k_{\mathrm{VRU}}}\left(m\right);$

$\mathrm{SJ}\_\mathrm{MA}2(m*16+k_{\mathrm{VRU}})={\mathrm{SJ}\_\mathrm{MA}2}_{k_{\mathrm{VRU}}}\left(m\right);$

  }

}

上述基于时隙结构的数据流SJ_MA1、SJ_MA2只是对

数据的重排，实现起来比较简单。

由于匹配滤波处理运算量大，耗时较长，而且要处理两部分天线数据，另一方面，每部分天线数据的处理是独立的，所以使用两套运算电路，在同一套控制电路的控制下并行处理两部分天线数据。从以上程序中的算法公式可以看出，实现匹配滤波输出

时，匹配滤波模块需要计算每根天线的AR矩阵矢量和天线数据的点积，然后再进行累加，得到对应VRU对应符号的匹配滤波输出；在此计算过程中需要进行大量复数运算包含乘、加的运算，如图2所示，为匹配滤波模块进行矩阵相乘运算的示意图；另一方面随着用户数、接收天线、接收块码元数的增加，算法的计算量将成级数增加。传统的基于DSP软件技术的实现，运算量大，消耗较多的硬件资源，已经无法满足系统的要求。

发明内容

本发明要解决的技术问题是提供一种联合检测中匹配滤波的方法及装置，能够减少运算量。

为了解决上述问题，本发明提供了一种联合检测中匹配滤波的方法，包括：匹配滤波装置计算各个虚拟扩频单元的各个符号的匹配滤波数据时，将匹配滤波矩阵数据与天线数据间的复数运算分解为四个实数运算，在四组运算子单元上并行进行，每组运算子单元包含的运算子单元个数与天线个数相同，在计算一个符号的匹配滤波数据时，组内的每一运算子单元先完成本天线对应的多个复数乘积累加运算分解到本组中的实数乘积累加运算，然后将组内各个运算子单元的运算结果进行累加，最后将四个累加和中两个相加，两个相减得到该符号匹配滤波数据的实部和虚部。

进一步地，所述运算子单元包括第一输入端、第二输入端、第三输入端、一个控制端和一输出端，根据该控制端的控制信号可实现两种运算模式，包括输出端的值为第一输入端数据和第二输入端数据的乘积与第三输入端数的和，输出端的值为第三输入端数据和上一个时钟周期输出端数据的和。

进一步地，所述方法适用于时分同步码分多址系统，天线个数为8，匹配滤波矩阵指联合检测中的AR矩阵。

进一步地，所述匹配滤波装置同时进行同一时隙中两个数据符号中数据的运算，得到的匹配滤波数据作为匹配滤波装置的输出数据。

进一步地，所述匹配滤波装置中设置32个DSP48和一逻辑相减器件、一逻辑相加器件，分为4组，各组中的8个DSP48依次相连，即前一个DSP48的输出端与后一个的第三输入端相连直至第8个DSP48；第一组中第8个DSP48的输出端与第二组中第8个DSP48的输出端分别与逻辑相减器件的减数端和被减数端相连，第三组中第8个DSP48的输出端和第四组中第8个DSP48的输出端分别与逻辑加法器件的两个输入端相连；

在M-1个时钟内，第一组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的实部对应相乘并累加的和；第二组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的虚部对应相乘并累加的和；第三组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的虚部对应相乘并累加的和；第四组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的实部对应相乘并累加的和；

在之后的7个时钟内，4组DSP48中的第2个DSP48和第8个DSP48依次占用一个时钟计算其本身在上一个时钟的输出值和与之相连的前一个DSP48的输出值的和；

在之后在1个时钟内，所述逻辑减法器件计算第一组中第8个DSP48的输出值与第二组中第8个DSP48的输出值的差值，作为匹配滤波数据的实部；所述逻辑加法器件计算第三组中第8个DSP48的输出值与第四组中第8个DSP48的输出值的相加值作为匹配滤波数据的虚部；

其中，M为信道估计窗长与扩频因子的和减2的值。

为了解决上述问题，本发明还提供了一种联合检测中匹配滤波的装置，包括运算单元，与所述运算单元相连的天线数据存储单元；与所述运算单元相连的AR矩阵数据存储单元；与所述运算单元相连的匹配滤波数据存储单元；分别与运算单元、天线数据存储单元，匹配滤波数据存储单元相连的控制单元；

所述运算单元，计算各个虚拟扩频单元的各个符号的匹配滤波数据时，将匹配滤波矩阵数据与天线数据间的复数运算分解为四个实数运算，在四组运算子单元上并行进行，每组运算子单元包含的运算子单元个数与天线个数相同，在计算一个符号的匹配滤波数据时，组内的每一运算子单元先完成本天线对应的多个复数乘积累加运算分解到本组中的实数乘积累加运算，然后将组内各个运算子单元的运算结果进行累加，最后将四个累加和中两个相加，两个相减得到该符号匹配滤波数据的实部和虚部；

所述控制单元，用于产生运算单元并行处理数据时的控制信号。

进一步地，所述运算子单元包括第一输入端、第二输入端、第三输入端、一个控制端和一输出端，根据该控制端的控制信号可实现两种运算模式，包括输出端的值为第一输入端数据和第二输入端数据的乘积与第三输入端数的和，输出端的值为第三输入端数据和上一个时钟周期输出端数据的和。

进一步地，所述方法适用于时分同步码分多址系统，天线个数为8，匹配滤波矩阵指联合检测中的AR矩阵。

进一步地，所述装置同时进行同一时隙中两个数据符号中数据的运算，得到的匹配滤波数据作为匹配滤波装置的输出数据。

进一步地，所述运算单元中设置32个DSP48和一逻辑相减器件、一逻辑相加器件，分为4组，各组中的8个DSP48依次相连，即前一个DSP48的输出端与后一个的第三输入端相连直至第8个DSP48；第一组中第8个DSP48的输出端与第二组中第8个DSP48的输出端分别与逻辑相减器件的减数端和被减数端相连，第三组中第8个DSP48的输出端和第四组中第8个DSP48的输出端分别与逻辑加法器件的两个输入端相连；

所述控制单元，在所述运算单元计算一个虚拟扩频单元对应的一个符号的匹配滤波数据的周期内，在前M-1个时钟内，向所述运算单元的各个DSP48输出控制信号，使各个DSP48计算第一输入端数据和第二输入端数据的乘积与第三输入端数据的和；在之后的7个时钟内，向所述运算单元的各个DSP48输出控制信号，使各个DSP48计算第三输入端端数据和上一个时钟周期输出端数据的和；在之后的1个时钟内，向所述逻辑减法器件发送控制信号，使其进行减法操作，并向所述逻辑加法器件，使其进行加法操作；

第一组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的实部对应相乘并累加的和；

第二组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的虚部对应相乘并累加的和；

第三组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的虚部对应相乘并累加的和；

第四组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的实部对应相乘并累加的和；

各组DSP48中的第2个DSP48和第8个DSP48，在M-1个时钟之后的7个时钟内，依次占用一个时钟计算其本身在上一个时钟的输出值和与之相连的前一个DSP48的输出值的和；

所述逻辑减法器件，在7个时钟之后的1个时钟内，计算第一组中第8个DSP48的输出值与第二组中第8个DSP48的输出值的差值，作为匹配滤波数据的实部；

所述逻辑加法器件，在7个时钟之后的1个时钟内，计算第三组中第8个DSP48的输出值与第四组中第8个DSP48的输出值的相加值作为匹配滤波数据的虚部；

其中，M为信道估计窗长与扩频因子的和减2的值。

本发明装置采用结构简单的通用的低成本电路器件实现，解决匹配滤波算法运算量大、消耗资源多等缺点，并为匹配滤波算法提供了一种硬件实现方法。

附图说明

图1是现有技术中联合检测的模块组成示意图；

图2是现有技术中匹配滤波装置进行矩阵相乘运算的示意图；

图3是本发明中DSP48级联的结构示意图；

图4是本发明中DSP48并行设置的结构图；

图5是本发明中匹配滤波装置消耗时钟数的波形示意图；

图6是本发明中匹配滤波装置构成图；

图7是本发明中匹配滤波装置的实施例的结构图。

具体实施方式

在匹配滤波模块进行矩阵运算的过程中，如式一所示，匹配滤波模块计算每个VRU每个符号的

或

需要做32*8次16比特复数乘法，并把乘积累加起来，运算量非常大，为了加快速度可以采用8天线并行处理的方法。将DSP48配置成MAC(乘累加)模式可以方便计算单独天线的乘累加，把8天线的累加和加起来可以使用加法树也可以通过DSP48的级联相加实现，使用加法树会消耗大量资源且限制了电路的最高频率，所以本发明中采用级联DSP48实现8天线累加，减少矩阵运算量，并为匹配滤波提供了一种硬件实现方法，代价是计算每个VRU的每个符号多消耗8个clock，总计多消耗8*22*32＝5632个clock。

匹配滤波装置计算各个虚拟扩频单元的各个符号的匹配滤波数据时，将匹配滤波矩阵数据与天线数据间的复数运算分解为四个实数运算，在四组运算子单元上并行进行，每组运算子单元包含的运算子单元个数与天线个数相同，在计算一个符号的匹配滤波数据时，组内的每一运算子单元先完成本天线对应的多个复数乘积累加运算分解到本组中的实数乘积累加运算，然后将组内各个运算子单元的运算结果进行累加，最后将四个累加和中两个相加，两个相减得到该符号匹配滤波数据的实部和虚部。

运算子单元包括第一输入端、第二输入端、第三输入端、一个控制端和一输出端，根据该控制端的控制信号可实现两种运算模式，包括：输出端的值为第一输入端数据和第二输入端数据的乘积与第三输入端数的和，或输出端的值为第三输入端数据和上一个时钟周期输出端数据的和。所述运算子单元可以为DSP48。如图3所示，DSP48包括三个输入端：a_in，b_in，pcin，和一个输出端pcout，还包括一个控制端opmode。控制端可以通过不同的控制信号值控制DSP48的切换开关使DSP48对输入端的值进行不同的运算。如输出端的值为a_in端数据和b_in端数据的乘积与pcin端数据的和，即pcout＝pcin+a_in*b_in；或输出端的值为pcin端数据和上一个时钟周期输出端数据的和，即pcoutⁿ⁺¹＝pcin+pcoutⁿ。

因为每个复数乘法需要进行4次乘法计算，在联合检测中处理一个数据域(即或)的8天线数据的情况下设置32个DSP48，同时两个数据域并行处理，共需要64个DSP48。

图4所示为匹配滤波时对于一个数据域的数据进行处理时DSP48并行设置的示意图。把32个DSP48编成4组a1～a8、b1～b8、c1～c8、d1～d8，a组计算复数乘法(a+bi)*(c+di)的ac项，b组计算bd项，c组计算ad项，d组计算bc项，另外设置2个逻辑加法运算器件分别用于计算a1输出值与b1输出值的差，以及c1输出值和d1输出值的和。每组中的8个DSP48进行如图3所示的方式级联，将前一个DSP48的输出端pcout与下一个DSP48的输入端相连，依次将每组中8个DSP48进行级联，a组内部由a8向a1级联，其他组同理。8天线累加和在a1、b1、c1、d1得出，a1-b1就得到ac-bd，同理c1+d1就得到ad+bc，从而得到

或

的输出。

如图5的时序图所示，计算一个数据域的输出所需时钟包括：31个cycle用于计算各个天线的本天线累加和，7个cycle用于计算8天线累加和相加，1个时钟用于计算复数运算中的实部相减和虚部相加，所以计算一个VRU的一个符号需要39个cycle。

在计算本天线累加和时(即前31个时钟同期内)，DSP48的运算方式为a_in端和b_in端的乘积与上一时钟的pcout值的和；在计算8天线累加时(即后8个时钟同期内)，DSP48的运算方式为pcin的值和上一时钟的pcout值的和。控制信号opmode采用不同的控制信号值对DSP48的运算方式进行控制。

计算得到的实部ac-bd和虚部ad+bc如果没有和ARA矩阵生成模块的因子对应的符号对齐，还可通过图4的shift电路根据匹配滤波的刻度scale因子进行移位，scale因子的取值范围是-8～31，对应的移位次数是右移最大8次，左移最大31次。本发明中shift电路采用1个clock移一位的做法，既能满足电路时序又节省资源。

如图6所示，匹配滤波装置包括运算单元mf_cal；与所述运算单元相连的天线数据存储单元mem；与所述运算单元相连的AR矩阵数据存储单元AR_mem；与所述运算单元相连的匹配滤波数据存储单元mf_mem；分别与运算单元mf_cal、天线数据存储单元mem，匹配滤波数据存储单元mf_mem相连的控制单元mf_ctrl。

运算单元mf_cal，用于从天线数据存储单元读取天线数据，从AR矩阵数据存储单元读取AR矩阵数据，并将两数据进行乘法运算得到匹配滤波数据，并将此结果存储于匹配滤波数据存储单元中；运算单元中设置图4所示的级联的DSP48进行矩阵运算；

天线数据存储单元mem，是输入的天线数据缓存器，用于存储天线数据；mem为双口的同步RAM，a口为64bits，b口为256bits，存放实部虚部分别为32bits的天线复数数据，由其他模块通过其a端口写入，匹配滤波装置使用其b端口读取数据；

AR矩阵数据存储单元AR_mem，是输入的AR矩阵数据缓存器，用于存储AR矩阵数据；AR_mem为双口的同步RAM，a口为32bits，b口为256bits；存放实部虚部分别为16bit的A矩阵复数数据，由其它模块通过其a端口写入，匹配滤波装置使用其b端口读取数据；

匹配滤波数据存储单元mf_mem，是匹配滤波数据的缓存器，用于存储匹配滤波运算单元mf_cal输出的匹配滤波数据；mf_mem为双口的同步RAM，a口为64bits，b口为256bits存放实部虚部分别为32bit的匹配滤波复数数据。匹配滤波装置使用其a端口写入输出结果数据，b口输出由联合检测中前向方程组求解模块使用；

控制单元mf_ctrl，是匹配滤波装置的核心模块，用于接收系统调度模块的信号，在mf_start信号的启动下结合内部时钟产生AR_mem、天线数据mem的地址信号和控制使能信号，产生计算模块mf_cal的启动控制信号mf_cal_start；根据运算状态，产生各个DSP48的控制信号opmode；最后产生匹配滤波天线数据mem的写地址信号、写使能信号和片选信号等，并根据控制模块中chip_cnt和vru_cnt等计数器来产生整个装置的结束信号mf_done。其中控制信号opmode按以下方式产生：在所述运算单元计算一个虚拟扩频单元对应的一个符号的匹配滤波数据的周期内，在前31个时钟内，向所述运算单元的各个DSP48输出控制信号，使各个DSP48计算a_in端数据和b_in端数据的乘积与pcin端数据的和；在之后的7个时钟内，向所述运算单元的各个DSP48输出控制信号，使各个DSP48计算pcin端数据和上一个时钟周期输出端数据的和；在之后的1个时钟内，向所述逻辑减法器件发送控制信号，使其进行减法操作，并向所述逻辑加法器件，使其进行加法操作。

匹配滤波装置的工作流程包括：

系统上电复位后，首先由系统调度模块配置本模块所需要的参数，包括激活天线数和激活VRU数等；然后由系统调度模块发送该模块的启动脉冲信号mf_start以启动整个模块的工作，该模块在控制模块的控制下，将天线数据、AR矩阵数据和匹配滤波scale因子送往mf_cal计算模块进行计算，计算完成后，将计算结果存放在mf_mem中，并向系统调度模块发送结束信号mf_done指示运算结束。

下面以TD-SCDMA基站的数字基带处理系统中，在上行码片处理模块中实现8根天线匹配滤波的具体实施例来描述本发明的实现方法。匹配滤波具体实现的结构如图7所示：

该实施例最大支持8天线32个VRU的数据进行运算。所以将ARMEM设计成数据宽度为保存8*1个ar元素的8*32bit位宽(I和Q各16比特)。深度为31*32＝992(每根天线的AR矩阵包括最大32个VRU，每个VRU对应31个ar元素)，即992*256/8＝31744byte；同样天线men则设计成数据宽度为64bit，深度为4096，即64×4096/8＝32768byte；mf_mem则设计成数据宽度为64bit，深度为8192，即64×8192/8＝65536byte，具体的工作步骤如下：

步骤1，将模块所需的参数读入到匹配滤波装置，包括算法配置指示信号algrithm_config和VRU激活数act_vru_num；

步骤2，在mf_start有效后控制模块mf_ctrl在符号计数器sym_cnt、vru计数器vru_cnt、码片计数器chip_cnt等的控制下产生ARmem的读地址信号和读使能信号，同时也产生读取天线数据的读地址信号和读使能信号。在该实施例中，存储单元为乒乓结构，取哪个mem中的值由载波号来确定，当载波号为偶数是，读取乒mem中的数据；当载波号为奇数是，读取乓mem中的数据。

步骤3，从ARmem和天线数据mem中读出的数据送往mf_cal模块进行运算，在运算的过程中采取单天线点积，八天线累加的方法，(采用的方法是利用DSP48的级联来实现的)，具体运算过程已经在前面的技术方案中做了详细介绍；

步骤4，在运算模块mf_cal进行运算的同时，mf_ctrl模块在码片计数器chip_cnt和临时计数器temp_cnt的控制下产生mf_mem的写地址信号、写使能信号和片选使能信号，使数据和地址等控制信号能同步输出。存储匹配滤波数据同样采用乒乓结构，当载波号为偶数是，写入乒mem中的数据；当载波号为奇数是，写入乓mem中的数据。

步骤5，mf_ctrl模块在数据都计算完成后，产生结束信号mf_done，结束计算。

本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (10)

1、一种联合检测中匹配滤波的方法，其特征在于，

匹配滤波装置计算各个虚拟扩频单元的各个符号的匹配滤波数据时，将匹配滤波矩阵数据与天线数据间的复数运算分解为四个实数运算，在四组运算子单元上并行进行，每组运算子单元包含的运算子单元个数与天线个数相同，在计算一个符号的匹配滤波数据时，组内的每一运算子单元先完成本天线对应的多个复数乘积累加运算分解到本组中的实数乘积累加运算，然后将组内各个运算子单元的运算结果进行累加，最后将四个累加和中两个相加，两个相减得到该符号匹配滤波数据的实部和虚部。

2、如权利要求1所述的方法，其特征在于，

所述运算子单元包括第一输入端、第二输入端、第三输入端、一个控制端和一输出端，根据该控制端的控制信号可实现两种运算模式，包括输出端的值为第一输入端数据和第二输入端数据的乘积与第三输入端数的和，输出端的值为第三输入端数据和上一个时钟周期输出端数据的和。

3、如权利要求1所述的方法，其特征在于，

所述方法适用于时分同步码分多址系统，天线个数为8，匹配滤波矩阵指联合检测中的AR矩阵。

4、如权利要求1所述的方法，其特征在于，

所述匹配滤波装置同时进行同一时隙中两个数据符号中数据的运算，得到的匹配滤波数据作为匹配滤波装置的输出数据。

5、如权利要求3所述的方法，其特征在于，

所述匹配滤波装置中设置32个DSP48和一逻辑相减器件、一逻辑相加器件，分为4组，各组中的8个DSP48依次相连，即前一个DSP48的输出端与后一个的第三输入端相连直至第8个DSP48；第一组中第8个DSP48的输出端与第二组中第8个DSP48的输出端分别与逻辑相减器件的减数端和被减数端相连，第三组中第8个DSP48的输出端和第四组中第8个DSP48的输出端分别与逻辑加法器件的两个输入端相连；

在M-1个时钟内，第一组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的实部对应相乘并累加的和；第二组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的虚部对应相乘并累加的和；第三组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的虚部对应相乘并累加的和；第四组中第1个至第8个DSP48分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的实部对应相乘并累加的和；

在之后的7个时钟内，4组DSP48中的第2个DSP48和第8个DSP48依次占用一个时钟计算其本身在上一个时钟的输出值和与之相连的前一个DSP48的输出值的和；

在之后在1个时钟内，所述逻辑减法器件计算第一组中第8个DSP48的输出值与第二组中第8个DSP48的输出值的差值，作为匹配滤波数据的实部；所述逻辑加法器件计算第三组中第8个DSP48的输出值与第四组中第8个DSP48的输出值的相加值作为匹配滤波数据的虚部；

其中，M为信道估计窗长与扩频因子的和减2的值。

6、一种联合检测中匹配滤波的装置，包括运算单元，与所述运算单元相连的天线数据存储单元；与所述运算单元相连的AR矩阵数据存储单元；与所述运算单元相连的匹配滤波数据存储单元；分别与运算单元、天线数据存储单元，匹配滤波数据存储单元相连的控制单元；其特征在于，

所述运算单元，计算各个虚拟扩频单元的各个符号的匹配滤波数据时，将匹配滤波矩阵数据与天线数据间的复数运算分解为四个实数运算，在四组运算子单元上并行进行，每组运算子单元包含的运算子单元个数与天线个数相同，在计算一个符号的匹配滤波数据时，组内的每一运算子单元先完成本天线对应的多个复数乘积累加运算分解到本组中的实数乘积累加运算，然后将组内各个运算子单元的运算结果进行累加，最后将四个累加和中两个相加，两个相减得到该符号匹配滤波数据的实部和虚部；

所述控制单元，用于产生运算单元并行处理数据时的控制信号。

7、如权利要求6所述的装置，其特征在于，

所述运算子单元包括第一输入端、第二输入端、第三输入端、一个控制端和一输出端，根据该控制端的控制信号可实现两种运算模式，包括输出端的值为第一输入端数据和第二输入端数据的乘积与第三输入端数的和，输出端的值为第三输入端数据和上一个时钟周期输出端数据的和。

8、如权利要求6所述的装置，其特征在于，

所述方法适用于时分同步码分多址系统，天线个数为8，匹配滤波矩阵指联合检测中的AR矩阵。

9、如权利要求6所述的装置，其特征在于，

所述装置同时进行同一时隙中两个数据符号中数据的运算，得到的匹配滤波数据作为匹配滤波装置的输出数据。

10、如权利要求8所述的装置，其特征在于，

所述运算单元中设置32个DSP48和一逻辑相减器件、一逻辑相加器件，分为4组，各组中的8个DSP48依次相连，即前一个DSP48的输出端与后一个的第三输入端相连直至第8个DSP48；第一组中第8个DSP48的输出端与第二组中第8个DSP48的输出端分别与逻辑相减器件的减数端和被减数端相连，第三组中第8个DSP48的输出端和第四组中第8个DSP48的输出端分别与逻辑加法器件的两个输入端相连；

所述控制单元，在所述运算单元计算一个虚拟扩频单元对应的一个符号的匹配滤波数据的周期内，在前M-1个时钟内，向所述运算单元的各个DSP48输出控制信号，使各个DSP48计算第一输入端数据和第二输入端数据的乘积与第三输入端数据的和；在之后的7个时钟内，向所述运算单元的各个DSP48输出控制信号，使各个DSP48计算第三输入端端数据和上一个时钟周期输出端数据的和；在之后的1个时钟内，向所述逻辑减法器件发送控制信号，使其进行减法操作，并向所述逻辑加法器件，使其进行加法操作；

第一组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的实部对应相乘并累加的和；

第二组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的虚部对应相乘并累加的和；

第三组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的实部与M个天线数据的虚部对应相乘并累加的和；

第四组中第1个至第8个DSP48，在M-1个时钟内分别计算第1个天线至第8个天线对应的M个AR矩阵数据的虚部与M个天线数据的实部对应相乘并累加的和；

各组DSP48中的第2个DSP48和第8个DSP48，在M-1个时钟之后的7个时钟内，依次占用一个时钟计算其本身在上一个时钟的输出值和与之相连的前一个DSP48的输出值的和；

所述逻辑减法器件，在7个时钟之后的1个时钟内，计算第一组中第8个DSP48的输出值与第二组中第8个DSP48的输出值的差值，作为匹配滤波数据的实部；

所述逻辑加法器件，在7个时钟之后的1个时钟内，计算第三组中第8个DSP48的输出值与第四组中第8个DSP48的输出值的相加值作为匹配滤波数据的虚部；

其中，M为信道估计窗长与扩频因子的和减2的值。

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