CN101494498B - Sfp光模块信号采集装置及方法 - Google Patents

Abstract

本发明公开了一种SFP光模块信号采集装置及方法。其中，上述SFP光模块信号采集装置包括：CPLD、CPU和多个移位寄存器，且该多个移位寄存器分为N组，其中，对于各移位寄存器组：其中的各移位寄存器串联连接，且各移位寄存器的M个输入引脚分别与SFP光模块的输出同一信号的光接口连接，用以在来自CPLD的并行载入信号的控制下，采集SFP光模块输出的信号；移位寄存器组的输出端与CPLD的一个管脚连接，用以在来自CPLD的时钟移位信号的控制下，按位向CPLD输出采集到的信号。根据本发明，可以降低设备的成本，提高设备的工作效率。

Description

SFP光模块信号采集装置及方法

技术领域

本发明涉及移动通信技术领域，尤其涉及一种小封装可热插拨(Small Form-factor Pluggable，简称为SFP)光模块信号采集装置及方法。

背景技术

随着通讯技术的发展，光接口技术已经在通讯设备(尤其是数据通讯设备)中得以应用，应用高密度的光接口设备的通讯设备也越来越多，如交换机、路由器等。在这些通讯设备中，为了增加接入的用户数、提供更大的带宽以及提高通讯能力，通常需要增加端口数，即，在光接口设备中增加使用的光模块的数量。

小封装可热插拨(Small Form-factor Pluggable，简称为SFP)光模块是一种被广泛使用的光模块，它具有标准的接口和引脚数，并具有体积小、价格便宜、功率小等特点，因此，在光接口设备中，通常使用的光模块为SFP光模块。

在SFP光模块中，主要有LOS、TXFAULT以及ABSENT这几个引脚，用于指示光模块的接收信号和发射信号的状态，其中，高电平表示接收/发射异常，低电平表示接收/发射正常。在光接口通讯设备中，通常将SFP光模块的LOS、TXFAULT以及ABSENT引脚直接连接到复杂的可编程逻辑器件(Complex Programmable LogicDevice，简称为CPLD)中，通过CPLD直接采集接收信号和发射信号，从而对光模块的状态进行监控，并根据监控到的状态采取相应的处理措施。

由于目前的光接口通讯设备端口数比较多，如果将LOS、TXFAULT以及ABSENT信号直接送入CPLD进行处理，将要占用大量的CPLD管脚以及CPLD寄存器，因此在设计单板时不得不选用可用管脚数更多、性能要求更高的CPLD芯片，而且，由于CPU需要直接管理CPLD中的所有光模块信号寄存器，因此，将耗费较多的时间以及CPU资源，增加了设备的成本，降低了工作效率。

发明内容

有鉴于此，本发明提供了一种改进的SFP光模块信号采集方案，用以解决现有技术中存在的设备成本高及工作效率低的问题。

根据本发明的一个方面，首先提供了一种SFP光模块信号采集装置。

根据本发明的SFP光模块信号采集装置包括：CPLD、CPU和多个移位寄存器，且该多个移位寄存器分为N组，其中，对于各移位寄存器组：其中的各移位寄存器串联连接，且各移位寄存器的M个输入引脚分别与SFP光模块的输出同一信号的光接口连接，用以在来自CPLD的并行载入信号的控制下，采集SFP光模块输出的信号；移位寄存器组的输出端与CPLD的一个管脚连接，用以在来自CPLD的时钟移位信号的控制下，按位向CPLD输出采集到的信号。其中，上述N为SFP光模块输出的信号的数量，且N为自然数，M为输出同一信号的光接口的数量，且M为自然数。

根据本发明的另一个方面，提供了一种SFP光模块信号采集方法。

根据本发明的SFP光模块信号采集方法包括：响应于来自CPU的信号采集启动命令，CPLD向至少一个移位寄存器组中的各移位寄存器分别发送用以指示采集SFP光模块输出的信号的并行载入信号，其中，每个移位寄存器组中的各移位寄存器串行连接；响应于并行载入信号，每个移位寄存器组中的每个移位寄存器分别采集SFP光模块输出的信号，并根据来自CPLD的移位时钟，将采集到的信号移位到CPLD中。

通过本发明的上述至少一个方案，采用CPLD控制一种多通道、低价格的移位寄存器芯片来实现SFP光模块的LOS、TXFAULT以及ABSENT信号的采集，可以降低设备的成本，提高设备的工作效率。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是根据本发明实施例(以LOS信号采集为例)的24光口的信号采集硬件框架图；

图2是根据本发明实施例的CPLD硬件结构示意图；

图3是根据本发明实施例的SFP光模块信号采集方法的流程图；

图4是根据本发明优选实施例的CPLD时钟节拍计数流程图；

图5是根据本发明实施例的CPLD各端口数据采集流程图。

具体实施方式

功能概述

针对现有技术中由于将SFP光模块的LOS、TXFAULT以及ABSENT信号直接送入到CPLD进行处理，而导致占用大量的CPLD管脚和寄存器的问题，本发明实施例提出了一种改进的SFP光模块信号采集方案，在本发明实施例提供的SFP光模块信号采集装置中，增加了分为至少一个组的多个移位寄存器，各移位寄存器组中的各移位寄存器串联连接，每一组移位寄存器用于采集SFP光模块输出的一种信号，即将SFP光模块的LOS、TXFAULT以及ABSENT信号分别送入到一组移位寄存器，每组移位寄存器在CPLD输出的时钟信号的控制下，将采集到的信号移位至CPLD，CPU从CPLD读取采集到信号。

在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

装置实施例

根据本发明实施例，首先提供了一种SFP光模块信号采集装置。

图1A为根据本发明实施例的SFP光模块信号采集装置的结构示意图，如图1A所示，根据本发明实施例的SFP光模块信号采集装置主要包括：CPU 1、CPLD 2和N组移位寄存器3，其中，N为SFP光模块信号的数量，图中示出了3组移位寄存器：3-1、3-2、3-3。

具体地，对于各移位寄存器组，各移位寄存器组内包括至少一个移位寄存器，在包括多个移位寄存器的情况下，该多个移位寄存器以串联的方式连接，且各移位寄存器的M个输入引脚分别与其采集的SFP光模块信号的光接口连接，用以在来自CPLD 2的并行载入信号(Parallel Load，简称为Pload)的控制下，采集SFP光模块的输出信号，其中，M为SFP光模块输出一个信号使用的光接口的数量。

各个移位寄存器组的输出端与CPLD 2的一个管脚连接，用以在来自CPLD 2的时钟移位信号的控制下，按位向CPLD 2输出采集到的信号。

在具体实施过程中，如图1A所示，对于各移位寄存器组中每个移位寄存器，该移位寄存器的一个输入引脚PL与CPLD 2的一个管脚P0连接，用于接收CPLD 2输出的上述Pload信号。具体地，当CPU 1确定需要采集SFP光模块的某个信号时，CPU 1向CPLD2发出数据采集启动信号，CPLD 2接收到该命令后，向采集该信号的移位寄存器组发送上述Pload命令，指示该移位寄存器组内的每个移位寄存器开始采集信号；

在具体实施过程中，可以在CPLD 2中设置一控制寄存器(Pload_ctl_reg)，由该控制寄存器存储来自CPU 1指示是否发送上述Pload信号的标识，具体可以由Pload_ctl_reg的bit0位的值来指示，其中，0表示发送和1表示不发送，反之亦然。如果0表示发送，则CPU 1在需要采集信号时，向CPLD 2发送一个低电平，指示开始采集信号，CPLD 2将上述标识置为0，并向每个移位寄存器发送Pload信号，指示移位寄存器装载SFP光模块信号，CPU 1在发送上述低电平后的预定时间内，再向CPLD 2发送一个高电平，CPLD 2将上述标识置为1。

并且，该移位寄存器的输入引脚CP与CPLD 2的另一管脚CLK连接，用于接收CPLD 2输入的时钟移位信号，该时钟信号的上升沿，该移位寄存器对接收到的信号进行高位移位，将其最高位将通过其输出端的引脚输出，对于一个移位寄存器组中的每个移位寄存器，除最后一个移位寄存器外，其余移位寄存器将其最高位通过输出端引脚输出到与之串联的移位寄存器的一个输入引脚，而该移位寄存器组中的最后一个移位寄存器将其最高位通过输出端引脚输出到CPLD 2中。

在具体实施过程中，CPLD 2可以将其自身的时钟信号作为上述时钟移位信号通过管脚CLK直接透传至各个移位寄存器，也可以将其自身的时钟信号进行分频，将分频后的时钟信号作为上述时钟移位信号通过管脚CLK传输至各个移位寄存器。

在具体实施过程中，为了计算CPLD 2是否接收到了一个信号的所有位，可以在CPLD 2中设置一个计数器，该计数器用于计算时钟移位信号的节拍数，由于移位寄存器组是在时钟移位信号的上升沿传输一位到CPLD 2中，因此，当该计数器的值达到SFP光模块输出该信号的光接口的总数(即上述的M)时，CPLD 2已采集到该信号的所有部分。

在具体实施过程中，在计数器没有达到计数阈值M之前，CPLD2可以移位寄存器组输出的每位值分别存入到其有效数据存储模块，当计数器到达计数阈值M之后，CPLD 2将移位寄存器组输出的值存储在无效数据存储模块，CPU 1在读取采集到的信号时，CPLD 2将有效数据存储模块中保存的信号发送给CPU 1。

在具体实施过程中，上述有效数据存储模块和无效数据存储模块可以由一个数据寄存器(Sfp_fe_reg)的不同位来实现，例如，可以由bit₀到bit_M-1来存储计数器到达阈值前接收到的值，bit_M+1来存储计数器到达阈值后接收到的值。

在具体实施过程中，本发明实施例提供的上述装置中的CPLD 2的功能可以由CPLD中的数据采集以及控制模块来实现。

图1B是根据本发明优选实施例的SFP光模块信号采集装置的示意图，在该实施例中，SFP光模块的光接口的数量为24，该实施例以LOS信号采集为例。如图1所示，根据本发明优选实施例的SFP光模块LOS信号采集装置包括：3个74LV165PW移位寄存器芯片(图中标号A1～A3)、CPLD、CPU。其中，3个74LV165PW移位寄存器芯片串联连接为一组，且各移位寄存器的8个输入引脚分别与SFP光模块的输出同一信号的光接口连接，用以在来自CPLD的并行载入信号的控制下，采集SFP光模块的输出信号；移位寄存器组的输出端与CPLD的一个管脚连接，用以在来自CPLD的时钟移位信号的控制下，按位向CPLD输出采集到的信号；本实施例中，SFP光模块输出的信号的数量为1，具体地，SFP光模块输出的信号的数量可以为1～3中任意数，表明采集的信号可以是LOS和/或TXFAULT和/或ABSENT信号。在本实施例中的每个移位寄存器芯片74LV165PW中的8个输入引脚分别与一个光接口连接。

在具体实施过程，可以根据采用的移位寄存器的引脚数量的不同，采用不同数量的移位寄存器来采集LOS信号。

其中，74LV165PW移位寄存器芯片的各引脚及功能如下：

D0～D7，与光接口设备相连接，用于采集光模块中的LOS信号。

PL*(即上述图1A中的PL)，连接至CPLD，用于接收CPLD发送的Pload信号。当CPU需要读取LOS(或TXFAULT/ABSENT)信号时，对CPLD内部相应的寄存器(即上述的控制寄存器)进行操作，CPLD向各个移位寄存器的PL*引脚输出一个最小20微秒宽度的低电平脉冲，当该信号为低电平时，Los1-Los24的值被分别送入3个移位寄存器芯片(A1～A3)中，等待被采集到CPLD的寄存器中。

CP，连接至CPLD，用于接收CPLD发送的移位时钟(Shift_clk)信号，该信号可以由CPLD的时钟在CPLD内部分频而来，或者直接由CPLD的时钟透传过来，在每个时钟的上升沿寄存器中Los1-Los24的值就移动一位到CPLD中，24个时钟节拍后，24个SFP光口的LOS(TXFAULT、ABSENT)信号就被全部送入CPLD中。

DS，用于分别将A2与A1，A3与A2串接起来，接收串行输入信号。其中，A1中输入DS的信号为0，A2中输入DS信号为A1的输出，A3中输入DS的信号为A2的输出。

Q7，移位寄存器芯片(A1～A3)信号的输出引脚，其中，A1的Q7连接至A2的DS，将A1输出信号Shift_out1送至A2的的DS管脚；A2的Q7连接至A3的DS，将A2输出信号Shift_out2送至A3的DS引脚；将A3输出信号Shift_out3送至CPLD的寄存器端口。

其他引脚如：VCC接使芯片工作的电平VCC，GND接地，CE*接地，Q7*悬空。

其中，CPLD通过LocBus数据通道与CPU相连接，主要用于实现对3个移位寄存器芯片的控制、时钟处理、以及从Shift_out3送入的数据的移位处理。

其中，CPU通过LocBus数据通道与CPLD相连接，具体可以选用通用CPU芯片，主要用于实现启动LOS(或TXFAULT/ABSENT)的信号采集，并在发出信号采集启动信号的2微秒以后开始读取CPLD内采集到的LOS(或TXFAULT/ABSENT)。

以下结合附图对图中所示的各信号进行描述：

Los1-Los24：24个SFP光模块发送的LOS(或TXFAULT/ABSENT)信号，分别被送入三个移位寄存器芯片中。

Pload：移位寄存器芯片的Pload信号，当该信号为低电平的时候，Los1-Los24的值被分别送入3个移位寄存器芯片中，等待被采集到CPLD的寄存器中；该信号由CPLD发送，当CPU需要读取LOS(TXFAULT、ABSENT)信号时，CPU控制CPLD内部相应的寄存器输出一个最小20微秒宽度的低电平脉冲，即Pload信号。

Shift_clk：模块的移位时钟，在每个时钟的上升沿寄存器中的值就移动一位到CPLD中，24个时钟节拍后24个SFP光口的LOS(TXFAULT、ABSENT)信号就被全部送入CPLD中，该时钟信号由CPLD发送，可以由CPLD的时钟分频后提供而来，或者直接由CPLD的时钟透传过来。

Shift_out1：移位寄存器芯片D1的输出信号，被送入D2的DS引脚，和D1芯片的D0-D7引脚在Shift_clk的上升沿移动。

Shift_out2：移位寄存器芯片D2的输出信号，被送入D3的DS引脚，和D2芯片的D0-D7引脚在Shift_clk的上升延移动。

Shift_out3：移位寄存器芯片D3的输出信号，被送入CPLD中；通过3个74LV165PW的串联，24个SFP光模块的LOS(TXFAULT、ABSENT)信号在24个时钟节拍以后就被全部送入CPLD中。

本发明实施例以LOS信号的采集为例，对于TXFAULT、ABSENT信号的采集而言，每个信号分别需要3个移位寄存器芯片，即还需要6个移位寄存器芯片(图中未示出)。信号采集思想与流程与LOS信号采集相等同。

具体地，上述采集装置中的CPLD可以采用如图2所示的结构，如图2所示，CPLD主要包括：控制寄存器20、计数器22、有效数据存储模块24。其中，

控制寄存器20(Pload_ctl_reg)，用于存储来自CPU的指示是否发送上述Pload信号的标识。具体地，可以由Pload_ctl_reg的bit0位来指示，其中，可以0表示是，1表示否，反之也亦然。比如，如果0指示发送Pload信号，则当CPU发出数据采集启动信号(即低电平)时，将该Pload_ctl_reg的bit0位置为0，CPLD输出一个最小20微秒宽度的低电平脉冲，即Pload信号，当接收到CPU发送的撤销数据采集启动信号(即高电平)时，将该Pload_ctl_reg的bit0位置为1。

计数器22，用于计算时钟移位信号的节拍数。上述寄存器20指示接收到数据采集启动信号时，时钟节拍计数值Cnt置为0，同时CPLD控制移位寄存器芯片装载目前所有光模块的LOS(或TXFAULT/ABSENT)信号；当数据采集启动信号撤销以后(即CPLD接收到来自CPU的低电平，将上述寄存器的bit0位为1)，在时钟信号的每个上升沿到来时，Cnt计数值加1，直到计数达到计数阈值，之后Cnt时钟保持计数阈值不变，当CPU重新发出数据采集启动信号，Cnt才置为0，开始新一轮的计数程序。

有效数据存储模块24，用于保存在计数器达到计数阈值之前，CPLD接收到的各移位寄存器组输出的信号。

优选地，CPLD还包括：无效数据存储模块(图中未示出)，用于保存在计数器达到计数阈值后，CPLD接收到的各移位寄存器组输出的信号。

具体地，上述有效数据存储模块24和无效数据存储模块的功能可以由一个CPLD寄存器(存储LOS信号的寄存器为：Sfp_fe_los_reg)实现，在时钟的上升沿，并且Pload_ctl_reg的bit0位为1时，CPLD将移位寄存器采集到的LOS信号的输出值按位送入Sfp_fe_los_reg(M-Cnt)，等待CPU采集。其中，M为输出同一信号的光接口的数量，且M为自然数。

根据本发明实施例提供的上述SFP光模块信号采集装置，可以减少CPLD的管脚数量，降低设备的成本。

方法实施例

根据本发明实施例，还提供了一种SFP光模块信号采集方法。

图3是根据本发明实施例的SFP光模块信号采集方法的流程图。如图3所示，根据本发明实施例的SFP光模块信号采集方法主要包括以下步骤(步骤S301-步骤S303)：

步骤S301：响应于来自CPU的信号采集启动命令，CPLD向至少一个移位寄存器组中的各移位寄存器分别发送用以指示采集SFP光模块输出的信号的并行载入信号，其中，每个移位寄存器组中的各移位寄存器串行连接；

优选地，上述并行载入Pload信号为低电平信号，当该信号为低电平时，所有光接口的信号值被立即采集到移位寄存器芯片中，等待被采集到CPLD的寄存器中。

并且，对于每个移位寄存器组，上述方法还包括：在接收到Pload信号时，将计算移位时钟的节拍数的计数器置0，并启动计数器。

步骤S303：响应于上述Pload，每个移位寄存器组中的每个移位寄存器分别采集SFP光模块输出的信号，并根据来自CPLD的移位时钟，将采集到的信号移位到CPLD中。

其中，移位寄存器芯片模块中被采集到的LOS(TXFAULT、ABSENT)信号在移位时钟(Shift_Clk，由CPLD发送)的上升沿被采集到CPLD有效数据存储模块中，等待送入CPU模块中。

在具体实施过程中，可以通过以下方式将采集到的信号移位到CPLD中：在计数器到达计数阈值之前，在移位时钟的每个上升沿，串行连接的每个移位寄存器将通过输出引脚采集到的信号高位移位输出到CPLD。在计数器到达计数阈值之后，停止对节拍数进行计数，并在接收到Pload时，将节拍数置为0。

SFP光模块信号在Shift_Clk的上升沿被采集到CPLD有效数据存储模块之后，CPLD响应于来自CPU的读取SFP光模块输出的信号的命令，将接收到的信号输入到CPU。当CPLD采集LOS(TXFAULT、ABSENT)信号完毕，将采集到的数据送入CPU模块中，给CPU模块提供做出下一步处理的依据。

在具体实施过程中，CPLD可以将其时钟作为移位时钟，输入到每个移位寄存器；或者CPLD将其时钟进行分频，将分频后的时钟作为移位时钟，输入到每个移位寄存器。

图4是根据本发明实施例的CPLD时钟节拍计数流程图。本发明实施例中，N为3，M为8，因此，一个时钟计数周期共有24个节拍，即计数阈值为24。在具体应用中，N，M值的选择可以根据实际情况而定。如图4所示，根据本发明实施例的CPLD时钟节拍计数流程主要包括以下步骤：

步骤S401：检测CPLD寄存器的bit0位是否为0，如果是，则执行步骤S403，否则，执行步骤S405；

当接收到CPU发出数据采集启动信号时，CPLD将其寄存器的bit0位为0，CPLD控制移位寄存器芯片装载目前所有光模块的LOS(或TXFAULT/ABSENT)信号，执行步骤S403；当数据采集启动信号撤销以后，即接收到CPU输入的高电平后，CPLD寄存器的bit0位为1，执行步骤S405；

步骤S403：将时钟节拍计数值Cnt置为0，返回步骤S401；

步骤S405：判断当前是否在Shift_Clk的上升沿，如果否，则执行步骤S407，否则执行步骤S409；

步骤S407：Cnt保持不变，返回步骤S405；

步骤S409：Cnt＝Cnt+1；

步骤S411：判断Cnt≤23？如果是，则返回步骤S405，否则，执行步骤S413；

步骤S413：Cnt＝24。

当Cnt＝24时，在时钟的上升沿，Cnt始终保持24不变，直到CPU重新发出数据采集启动信号，Cnt才置为0，开始新一轮的计数程序。

由于Cnt的数值对应每一个光端口，因此，以上时钟节拍计数CPLD程序能保证每一次CPU发出数据采集启动信号以后，只计24个数，对应24个端口，如果计数值达到24以后计数值仍然增加，移位寄存器芯片D1的DS信号0将填满Sfp_fe_los_reg(24-Cnt)寄存器，导致CPU采集到的信号全为0。

对于Cnt取0-23中的任意一个值时，CPLD各端口数据采集的流程如图5所示。如图5所示，根据本发明实施例的CPLD各端口数据采集流程主要包括以下步骤(步骤S501-步骤S507)：

步骤S501：判断是否是时钟Shift_clk的上升沿，如果是，执行步骤S503，否则，执行步骤S507；

步骤S503：判断Pload_ctl_reg的bit0位是否为1，如果是，执行步骤S505，否则，执行步骤S507；

步骤S505：CPLD将移位寄存器的输出值Shift_Out3按位送入存储光模块信号的寄存Sfp_fe_los_reg的(24-Cnt)位，等待CPU采集；

其中，Cnt从0到23对应端口24到端口1，当Cnt＝24时，在在时钟的上升沿并且Pload_ctl_reg的bit0位为1时，Shift_Out3的值就送入Sfp_fe_los_reg(0)；由于CPU只采集Sfp_fe_los_reg(1)到Sfp_fe_los_reg(24)的值，所以不用考虑Sfp_fe_los_reg(0)的值，这样就能保证只采集到24个SFP光模块的信号。

步骤S507：Sfp_fe_los_reg寄存器值保持不变。

如上所述，借助本发明实施例提供的技术方案，采用CPLD控制一种多通道、低价格的移位寄存器芯片来实现SFP光模块的LOS、TXFAULT以及ABSENT信号的采集，与现有技术中直接将LOS、TXFAULT以及ABSENT信号送入CPLD的方法相比较，可以减少对CPLD管脚的占用、CPLD和CPU资源和时间的损耗，从而可以降低成本。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种小封装可热插拨SFP光模块信号采集装置，该装置包括：复杂的可编程逻辑元件CPLD、CPU，其特征在于，所述装置还包括多个移位寄存器，且所述多个移位寄存器分为N组，其中，对于各移位寄存器组：

其中的各移位寄存器串联连接，且各移位寄存器的M个输入引脚分别与SFP光模块的输出同一信号的光接口连接，用以在来自所述CPLD的并行载入信号的控制下，采集所述SFP光模块输出的信号；

所述移位寄存器组的输出端与所述CPLD的一个管脚连接，用以在来自所述CPLD的时钟移位信号的控制下，按位向所述CPLD输出采集到的信号；

其中，N为所述SFP光模块输出的信号的数量，且N为自然数，M为所述输出同一信号的光接口的数量，且M为自然数。

2.根据权利要求1所述的装置，其特征在于，对于所述移位寄存器组中的每个移位寄存器，

所述移位寄存器的第一输入引脚与所述CPLD的一个管脚连接，用于接收所述并行载入信号，其中，所述并行载入信号用于指示所述移位寄存器是否采集所述SFP光模块输出的信号；

所述移位寄存器的第二输入引脚与所述CPLD的另一管脚连接，用于接收所述时钟移位信号，其中，所述时钟移位信号用于指示所述移位寄存器是否将接收到的信号通过输出端输出，其中，所述第一输入引脚和所述第二输入引脚不同于所述M个输入引脚。

3.根据权利要求1所述的装置，其特征在于，所述CPLD包括：

寄存器，用于存储来自CPU的指示是否发送所述并行载入信息的标识；

计数器，用于计算所述时钟移位信号的节拍数；

有效数据存储模块，用于保存在所述计数器达到计数阈值之前，所述CPLD接收到的各移位寄存器组输出的信号。

4.根据权利要求3所述的装置，其特征在于，所述CPLD还包括：无效数据存储模块，用于保存在所述计数器达到所述计数阈值后，所述CPLD接收到的各移位寄存器组输出的信号。

5.一种小封装可热插拨SFP光模块信号采集方法，其特征在于，包括：

响应于来自CPU的信号采集启动命令，复杂的可编程逻辑元件CPLD向至少一个移位寄存器组中的各移位寄存器分别发送用以指示采集SFP光模块输出的信号的并行载入信号，其中，每个移位寄存器组中的各移位寄存器串行连接；

响应于所述并行载入信号，每个移位寄存器组中的每个移位寄存器分别采集所述SFP光模块输出的信号，并根据来自所述CPLD的移位时钟，将采集到的信号移位到所述CPLD中。

6.根据权利要求5所述的方法，其特征在于，所述并行载入信号为低电平信号。

7.根据权利要求5所述的方法，其特征在于，对于每个移位寄存器组，所述方法还包括：

在接收到所述并行载入信号时，将计算移位时钟的节拍数的计数器置0，并启动所述计数器；

将采集到的信号移位到所述CPLD中包括：

在所述计数器到达计数阈值之前，在所述移位时钟的每个上升沿，串行连接的每个移位寄存器将通过输入引脚采集到的信号高位移位输出到所述CPLD。

8.根据权利要求7所述的方法，其特征在于，在所述计数器到达所述计数阈值之后，所述方法还包括：

停止对所述节拍数进行计数，并在接收到所述并行载入信号时，将所述节拍数置为0。

9.根据权利要求5所述的方法，其特征在于，所述方法还包括：

响应于来自所述CPU的读取SFP光模块输出的所述信号的命令，所述CPLD接收到的所述信号输入到所述CPU。

10.根据权利要求5所述的方法，其特征在于，响应于所述信号采集启动命令之后，所述方法还包括：

所述CPLD将其时钟作为所述移位时钟，输入到每个移位寄存器；或者

所述CPLD将其时钟进行分频，将分频后的时钟作为所述移位时钟，输入到每个移位寄存器。

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